JPH08263376A - キャッシュ制御装置 - Google Patents
キャッシュ制御装置Info
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- JPH08263376A JPH08263376A JP7062846A JP6284695A JPH08263376A JP H08263376 A JPH08263376 A JP H08263376A JP 7062846 A JP7062846 A JP 7062846A JP 6284695 A JP6284695 A JP 6284695A JP H08263376 A JPH08263376 A JP H08263376A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 キャッシュメモリのヒット率が低い場合に、
マッピング方法を切り換え、システムやキャッシュアク
セス順序の差異に関係なく高ヒット率を得る。 【構成】 アドレスレジスタの出力から異なるキャッシ
ュメモリマッピングアルゴリズムによりタグメモリ，デ
ータメモリのセットアドレスとアドレスタグとを生成す
る複数のマッピングコントローラＡ２１０〜Ｄ２４０
と、セットアドレスを選択しタグメモリ，データメモリ
へ出力するセレクタＡ２５０と、アドレスタグを選択す
るセレクタＢ２６０と、アドレスタグとアドレスタグと
を比較する比較回路と、キャッシュヒット判定を行うヒ
ット判定回路２９０と、これを基にキャッシュヒット率
を計算しヒット率が期待値より低い場合に、いずれのマ
ッピングアルゴリズムによりキャッシュメモリアドレス
をマッピングするかを判定し選択を指示するマッピング
アルゴリズムコントローラ３１０とを備える。
マッピング方法を切り換え、システムやキャッシュアク
セス順序の差異に関係なく高ヒット率を得る。 【構成】 アドレスレジスタの出力から異なるキャッシ
ュメモリマッピングアルゴリズムによりタグメモリ，デ
ータメモリのセットアドレスとアドレスタグとを生成す
る複数のマッピングコントローラＡ２１０〜Ｄ２４０
と、セットアドレスを選択しタグメモリ，データメモリ
へ出力するセレクタＡ２５０と、アドレスタグを選択す
るセレクタＢ２６０と、アドレスタグとアドレスタグと
を比較する比較回路と、キャッシュヒット判定を行うヒ
ット判定回路２９０と、これを基にキャッシュヒット率
を計算しヒット率が期待値より低い場合に、いずれのマ
ッピングアルゴリズムによりキャッシュメモリアドレス
をマッピングするかを判定し選択を指示するマッピング
アルゴリズムコントローラ３１０とを備える。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュ制御装置に関
し、特にキャッシュメモリのアドレスマッピング制御に
関する。
し、特にキャッシュメモリのアドレスマッピング制御に
関する。
【０００２】
【従来の技術】従来のキャッシュ制御装置においては、
マッピングアルゴリズムを１種類しか備えていないた
め、キャッシュメモリアドレスのマッピングは装置によ
って一義的に決定されていた。
マッピングアルゴリズムを１種類しか備えていないた
め、キャッシュメモリアドレスのマッピングは装置によ
って一義的に決定されていた。
【０００３】
【発明が解決しようとする課題】上述した従来のキャッ
シュ制御装置は、マッピングアルゴリズムを１種類しか
持っていないため、キャッシュのヒット率を実機によっ
て測定し、キャッシュヒット率が期待値以下である場合
は、ソフトウェアに対して装置の使用方法を指示する程
度しか対処の手段がなかった。
シュ制御装置は、マッピングアルゴリズムを１種類しか
持っていないため、キャッシュのヒット率を実機によっ
て測定し、キャッシュヒット率が期待値以下である場合
は、ソフトウェアに対して装置の使用方法を指示する程
度しか対処の手段がなかった。
【０００４】また、実機によるキャッシュヒット率の測
定は、すべてのキャッシュアクセスパターンを網羅して
いるわけではなく、システムによりキャッシュヒット率
に格差が発生するという問題があった。
定は、すべてのキャッシュアクセスパターンを網羅して
いるわけではなく、システムによりキャッシュヒット率
に格差が発生するという問題があった。
【０００５】
【課題を解決するための手段】第１の発明のキャッシュ
制御装置は、主制御装置と、この主制御装置から出力さ
れるアドレスバスと、前記主制御装置に接続されるデー
タバスと、アドレスタグを格納するキャッシュメモリの
タグメモリと、前記データバスに接続されブロックデー
タを格納する前記キャッシュメモリのデータメモリと、
前記アドレスバスに出力されたアクセスアドレスデータ
を格納するアドレスレジスタと、前記アドレスレジスタ
の出力からそれぞれ異なったキャッシュメモリマッピン
グアルゴリズムにより前記タグメモリおよび前記データ
メモリのセットアドレスとアドレスタグとを生成する複
数のマッピングコントローラと、前記複数のマッピング
コントローラから出力されるセットアドレスのいずれか
を選択し前記タグメモリおよび前記データメモリへ出力
する第１のセレクタと、前記複数のマッピングコントロ
ーラから出力されるアドレスタグのいずれかを選択する
第２のセレクタと、前記第２のセレクタから出力される
アドレスタグと前記タグメモリから出力されるアドレス
タグとを比較する比較回路と、前記比較回路による比較
結果に基づいてキャッシュヒット判定を行うヒット判定
回路と、前記ヒット判定回路が行うキャッシュヒット判
定回数およびキャッシュヒット数からキャッシュヒット
率を計算するヒット率計算手段と、前記ヒット率計算手
段により算出されたヒット率が期待値より低い場合に前
記複数のマッピングコントロール部の中からいずれのマ
ッピングアルゴリズムによりキャッシュメモリアドレス
をマッピングするかを判定し前記第１および第２のセレ
クタに選択を指示するマッピングアルゴリズムコントロ
ーラとを備えることを特徴とする。
制御装置は、主制御装置と、この主制御装置から出力さ
れるアドレスバスと、前記主制御装置に接続されるデー
タバスと、アドレスタグを格納するキャッシュメモリの
タグメモリと、前記データバスに接続されブロックデー
タを格納する前記キャッシュメモリのデータメモリと、
前記アドレスバスに出力されたアクセスアドレスデータ
を格納するアドレスレジスタと、前記アドレスレジスタ
の出力からそれぞれ異なったキャッシュメモリマッピン
グアルゴリズムにより前記タグメモリおよび前記データ
メモリのセットアドレスとアドレスタグとを生成する複
数のマッピングコントローラと、前記複数のマッピング
コントローラから出力されるセットアドレスのいずれか
を選択し前記タグメモリおよび前記データメモリへ出力
する第１のセレクタと、前記複数のマッピングコントロ
ーラから出力されるアドレスタグのいずれかを選択する
第２のセレクタと、前記第２のセレクタから出力される
アドレスタグと前記タグメモリから出力されるアドレス
タグとを比較する比較回路と、前記比較回路による比較
結果に基づいてキャッシュヒット判定を行うヒット判定
回路と、前記ヒット判定回路が行うキャッシュヒット判
定回数およびキャッシュヒット数からキャッシュヒット
率を計算するヒット率計算手段と、前記ヒット率計算手
段により算出されたヒット率が期待値より低い場合に前
記複数のマッピングコントロール部の中からいずれのマ
ッピングアルゴリズムによりキャッシュメモリアドレス
をマッピングするかを判定し前記第１および第２のセレ
クタに選択を指示するマッピングアルゴリズムコントロ
ーラとを備えることを特徴とする。
【０００６】また、第２の発明のキャッシュ制御装置
は、前記第１の発明のキャッシュ制御装置において、前
記複数のマッピングコントローラのマッピングアルゴリ
ズムの識別情報を生成するマッピングＩＤ生成手段と、
前記マッピングＩＤ生成手段が生成する前記識別情報を
前記マッピングアルゴリズムコントローラの制御により
選択する第３のセレクタと、前記タグメモリの各セット
アドレスごとにマッピングアルゴリズムの識別情報を格
納するＩＤメモリと、前記第３のセレクタから出力され
る識別情報と前記ＩＤメモリから出力される識別情報と
を比較し前記ヒット判定回路に比較結果を通知するＩＤ
比較回路とを備えることを特徴とする。
は、前記第１の発明のキャッシュ制御装置において、前
記複数のマッピングコントローラのマッピングアルゴリ
ズムの識別情報を生成するマッピングＩＤ生成手段と、
前記マッピングＩＤ生成手段が生成する前記識別情報を
前記マッピングアルゴリズムコントローラの制御により
選択する第３のセレクタと、前記タグメモリの各セット
アドレスごとにマッピングアルゴリズムの識別情報を格
納するＩＤメモリと、前記第３のセレクタから出力され
る識別情報と前記ＩＤメモリから出力される識別情報と
を比較し前記ヒット判定回路に比較結果を通知するＩＤ
比較回路とを備えることを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は、第１の発明の一実施例の構成を示
すブロック図であって、キャッシュ制御装置が２ウェイ
セット・アソシアティブ・キャッシュで４通りのマッピ
ングアルゴリズムを有している場合を示している。
すブロック図であって、キャッシュ制御装置が２ウェイ
セット・アソシアティブ・キャッシュで４通りのマッピ
ングアルゴリズムを有している場合を示している。
【０００９】本実施例は、図１に示すように、主制御装
置１００と、アドレスバス１２０と、データバス１４０
と、アドレスレジスタ２００と、第１のマッピングアル
ゴリズムによりセットアドレスとタグデータを生成する
マッピングコントローラＡ２１０と、第２のマッピング
アルゴリズムによりセットアドレスとタグデータを生成
するマッピングコントローラＢ２２０と、第３のマッピ
ングアルゴリズムによりセットアドレスとタグデータを
生成するマッピングコントローラＣ２３０と、第４のマ
ッピングアルゴリズムによりセットアドレスとタグデー
タを生成するマッピングコントローラＤ２４０と、セッ
トアドレスを選択するセレクタＡ２５０と、タグデータ
を選択するセレクタＢ２６０と、第１コンパートメント
のタグデータの比較回路Ａ２７０と、第２コンパートメ
ントのタグデータの比較回路Ｂ２８０と、キャッシュヒ
ットを判定するヒット判定回路２９０と、ヒット率を計
算するヒット率計算手段３００と、マッピングアルゴリ
ズムコントローラ３１０と、第１コンパートメントのタ
グメモリ４００と、第２コンパートメントのタグメモリ
４１０と、第１コンパートメントのデータメモリ４２０
と、第２コンパートメントのデータメモリ４３０とを含
んで構成される。
置１００と、アドレスバス１２０と、データバス１４０
と、アドレスレジスタ２００と、第１のマッピングアル
ゴリズムによりセットアドレスとタグデータを生成する
マッピングコントローラＡ２１０と、第２のマッピング
アルゴリズムによりセットアドレスとタグデータを生成
するマッピングコントローラＢ２２０と、第３のマッピ
ングアルゴリズムによりセットアドレスとタグデータを
生成するマッピングコントローラＣ２３０と、第４のマ
ッピングアルゴリズムによりセットアドレスとタグデー
タを生成するマッピングコントローラＤ２４０と、セッ
トアドレスを選択するセレクタＡ２５０と、タグデータ
を選択するセレクタＢ２６０と、第１コンパートメント
のタグデータの比較回路Ａ２７０と、第２コンパートメ
ントのタグデータの比較回路Ｂ２８０と、キャッシュヒ
ットを判定するヒット判定回路２９０と、ヒット率を計
算するヒット率計算手段３００と、マッピングアルゴリ
ズムコントローラ３１０と、第１コンパートメントのタ
グメモリ４００と、第２コンパートメントのタグメモリ
４１０と、第１コンパートメントのデータメモリ４２０
と、第２コンパートメントのデータメモリ４３０とを含
んで構成される。
【００１０】そして、本実施例においては、アクセスア
ドレスデータのブロックアドレスフィールド２０１と、
アクセスアドレスデータのブロック内アドレスフィール
ド２０２と、マッピングコントローラＡ２１０により生
成されたセットアドレス２１１，タグデータ２１２と、
マッピングコントローラＢ２２０により生成されたセッ
トアドレス２２１，タグデータ２２２と、マッピングコ
ントローラＣ２３０により生成されたセットアドレス２
３１，タグデータ２３２と、マッピングコントローラＤ
２４０により生成されたセットアドレス２４１，タグデ
ータ２４２と、セレクタＡ２５０により選択されたセッ
トアドレス２５１と、セレクタＢ２６０により選択され
たタグデータ２６１と、第１コンパートメントでのタグ
データの比較結果２７１と、第２コンパートメントでの
タグデータの比較結果２８１と、キャッシュヒット判定
結果２９１と、算出されたヒット率３０１と、セレクタ
制御信号３１１と、ヒットしたコンパートメントのデー
タメモリのイネーブルを指示するデータメモリイネーブ
ル２９２と、主制御装置１００へのマッピング切換指示
３１１と、セレクタ制御信号３１２と、タグメモリ４０
０に格納されているタグデータ４０１と、タグメモリ４
１０に格納されているタグデータ４１１と、データメモ
リ４２０に格納されていブロックデータ４２１と、デー
タメモリ４３０に格納されていブロックデータ４３１と
からなる信号および情報の授受を行う。
ドレスデータのブロックアドレスフィールド２０１と、
アクセスアドレスデータのブロック内アドレスフィール
ド２０２と、マッピングコントローラＡ２１０により生
成されたセットアドレス２１１，タグデータ２１２と、
マッピングコントローラＢ２２０により生成されたセッ
トアドレス２２１，タグデータ２２２と、マッピングコ
ントローラＣ２３０により生成されたセットアドレス２
３１，タグデータ２３２と、マッピングコントローラＤ
２４０により生成されたセットアドレス２４１，タグデ
ータ２４２と、セレクタＡ２５０により選択されたセッ
トアドレス２５１と、セレクタＢ２６０により選択され
たタグデータ２６１と、第１コンパートメントでのタグ
データの比較結果２７１と、第２コンパートメントでの
タグデータの比較結果２８１と、キャッシュヒット判定
結果２９１と、算出されたヒット率３０１と、セレクタ
制御信号３１１と、ヒットしたコンパートメントのデー
タメモリのイネーブルを指示するデータメモリイネーブ
ル２９２と、主制御装置１００へのマッピング切換指示
３１１と、セレクタ制御信号３１２と、タグメモリ４０
０に格納されているタグデータ４０１と、タグメモリ４
１０に格納されているタグデータ４１１と、データメモ
リ４２０に格納されていブロックデータ４２１と、デー
タメモリ４３０に格納されていブロックデータ４３１と
からなる信号および情報の授受を行う。
【００１１】次に、このように構成された第１の発明の
実施例の動作について説明する。
実施例の動作について説明する。
【００１２】まず、主制御装置１００は、目的のアクセ
スアドレスをアドレスバス１２０へ出力し、アドレスレ
ジスタ２００へアクセスアドレスを格納する。マッピン
グコントローラＡ２１０，Ｂ２２０，Ｃ２３０，Ｄ２４
０は、それぞれアドレスレジスタ２００に格納されてい
るブロックアドレス２０１からセットアドレスとタグデ
ータを生成し、セレクタＡ２５０およびセレクタＢ２６
０に出力する。
スアドレスをアドレスバス１２０へ出力し、アドレスレ
ジスタ２００へアクセスアドレスを格納する。マッピン
グコントローラＡ２１０，Ｂ２２０，Ｃ２３０，Ｄ２４
０は、それぞれアドレスレジスタ２００に格納されてい
るブロックアドレス２０１からセットアドレスとタグデ
ータを生成し、セレクタＡ２５０およびセレクタＢ２６
０に出力する。
【００１３】ここで、マッピングアルゴリズムコントロ
ーラ３１０は、初期状態でマッピングコントローラＡ２
１０の選択をマッピング切換指示３１２により行うもの
と仮定すると、セレクタＡ２５０はセットアドレス２１
１を選択し、セレクタＢ２６０はタグデータ２１２を選
択する。そして、タグメモリ４００は、セットアドレス
２５１のタグデータ４０１を比較回路Ａ２７０に出力
し、タグメモリ４１０は、セットアドレス２５１のタグ
データ４１１を比較回路Ｂに出力する。比較回路Ａ２７
０は、タグデータ２６１とタグデータ４０１とが一致し
ているか否かを比較し、その比較結果２７１に出力す
る。比較回路Ｂ２８０は、タグデータ２６１とタグデー
タについて、同様に比較結果２８１に出力する。
ーラ３１０は、初期状態でマッピングコントローラＡ２
１０の選択をマッピング切換指示３１２により行うもの
と仮定すると、セレクタＡ２５０はセットアドレス２１
１を選択し、セレクタＢ２６０はタグデータ２１２を選
択する。そして、タグメモリ４００は、セットアドレス
２５１のタグデータ４０１を比較回路Ａ２７０に出力
し、タグメモリ４１０は、セットアドレス２５１のタグ
データ４１１を比較回路Ｂに出力する。比較回路Ａ２７
０は、タグデータ２６１とタグデータ４０１とが一致し
ているか否かを比較し、その比較結果２７１に出力す
る。比較回路Ｂ２８０は、タグデータ２６１とタグデー
タについて、同様に比較結果２８１に出力する。
【００１４】ヒット判定回路２９０は、キャッシュヒッ
トしたか否かのキャッシュヒット判定結果２９１を、ヒ
ット率計算手段３００および主制御装置１００に通知す
るとともに、データメモリイネーブル２９２によりヒッ
トしたコンパートメントのデータメモリをイネーブルに
する。ヒットしたコンパートメントでのデータメモリ
は、セットアドレス２５１のブロック内アドレス２０２
のデータをデータバス１４０に出力する。そして、主制
御装置１００は、キャッシュセットした場合、データバ
ス１４０から目的のアクセスアドレスのデータを読み取
る。
トしたか否かのキャッシュヒット判定結果２９１を、ヒ
ット率計算手段３００および主制御装置１００に通知す
るとともに、データメモリイネーブル２９２によりヒッ
トしたコンパートメントのデータメモリをイネーブルに
する。ヒットしたコンパートメントでのデータメモリ
は、セットアドレス２５１のブロック内アドレス２０２
のデータをデータバス１４０に出力する。そして、主制
御装置１００は、キャッシュセットした場合、データバ
ス１４０から目的のアクセスアドレスのデータを読み取
る。
【００１５】ヒット率計算手段３００は、キャッシュヒ
ット判定結果２９１によりヒット判定回数とヒット数と
からヒット率を算出し、一定のヒット判定回数ごとにヒ
ット率３０１をマッピングアルゴリズムコントローラ３
１０に通知する。
ット判定結果２９１によりヒット判定回数とヒット数と
からヒット率を算出し、一定のヒット判定回数ごとにヒ
ット率３０１をマッピングアルゴリズムコントローラ３
１０に通知する。
【００１６】ここで、マッピングアルゴリズムコントロ
ーラ３１０は、ヒット率３０１が期待値より低いと判断
すると、主制御装置１００に対してマッピング切換指示
３１１を通知し、セレクタ制御信号３１２によりマッピ
ングコントローラＡ２１０から別のマッピングコントロ
ーラへ切り換える。本実施例の場合には、マッピングコ
ントローラＢ２２０へ切り換える。
ーラ３１０は、ヒット率３０１が期待値より低いと判断
すると、主制御装置１００に対してマッピング切換指示
３１１を通知し、セレクタ制御信号３１２によりマッピ
ングコントローラＡ２１０から別のマッピングコントロ
ーラへ切り換える。本実施例の場合には、マッピングコ
ントローラＢ２２０へ切り換える。
【００１７】主制御装置１００は、マッピング切換指示
３１１によりキャッシュの無効化を行い、新たなマッピ
ッグアルゴリズムであるマッピングコントローラＢ２２
０によるキャッシュへのアクセスを行う。
３１１によりキャッシュの無効化を行い、新たなマッピ
ッグアルゴリズムであるマッピングコントローラＢ２２
０によるキャッシュへのアクセスを行う。
【００１８】このようにキャッシュのヒット率が期待値
より低い場合、マッピングアルゴリズムの切換を自動的
に行うことができる。
より低い場合、マッピングアルゴリズムの切換を自動的
に行うことができる。
【００１９】次に、第２の発明のキャッシュ制御装置の
一実施例について図面を参照して説明する。
一実施例について図面を参照して説明する。
【００２０】図２は、第２の発明の一実施例の構成を示
すブロック図であって、図１の場合と同様に、キャッシ
ュ制御装置が２ウェイセット・アソシアティブ・キャッ
シュで４通りのマッピングアルゴリズムを有している。
すブロック図であって、図１の場合と同様に、キャッシ
ュ制御装置が２ウェイセット・アソシアティブ・キャッ
シュで４通りのマッピングアルゴリズムを有している。
【００２１】本実施例は、図２に示すように、主制御装
置１００と、アドレスバス１２０と、データバス１４０
と、アドレスレジスタ２００と、第１のマッピングアル
ゴリズムによりセットアドレスとタグデータを生成する
マッピングコントローラＡ２１０と、第２のマッピング
アルゴリズムによりセットアドレスとタグデータを生成
するマッピングコントローラＢ２２０と、第３のマッピ
ングアルゴリズムによりセットアドレスとタグデータを
生成するマッピングコントローラＣ２３０と、第４のマ
ッピングアルゴリズムによりセットアドレスとタグデー
タを生成するマッピングコントローラＤ２４０と、セッ
トアドレスを選択するセレクタＡ２５０と、タグデータ
を選択するセレクタＢ２６０と、第１コンパートメント
のタグデータの比較回路Ａ２７０と、第２コンパートメ
ントのタグデータの比較回路Ｂ２８０と、ヒット判定回
路２９０と、ヒット率計算手段３００と、マッピングア
ルゴリズムコントローラ３１０と、第１コンパートメン
トのタグメモリ４００と、第２コンパートメントのタグ
メモリ４１０と、第１コンパートメントのデータメモリ
４２０と、第２コンパートメントのデータメモリ４３０
と、第１コンパートメントのＩＤメモリ４４０と、第２
コンパートメントのＩＤメモリ４５０と、各マッピング
アルゴリズムの識別コードを出力するマッピングＩＤ生
成手段５００と、マッピングアルゴリズムコントローラ
３１０により選択されているマッピングコントローラを
示すマッピング識別コードを選択するセレクタＣ５１０
と、第１コンパートメントの識別コードの比較回路Ｃ５
２０と、第２コンパートメントの識別コードの比較回路
Ｄ５３０とを備えている。
置１００と、アドレスバス１２０と、データバス１４０
と、アドレスレジスタ２００と、第１のマッピングアル
ゴリズムによりセットアドレスとタグデータを生成する
マッピングコントローラＡ２１０と、第２のマッピング
アルゴリズムによりセットアドレスとタグデータを生成
するマッピングコントローラＢ２２０と、第３のマッピ
ングアルゴリズムによりセットアドレスとタグデータを
生成するマッピングコントローラＣ２３０と、第４のマ
ッピングアルゴリズムによりセットアドレスとタグデー
タを生成するマッピングコントローラＤ２４０と、セッ
トアドレスを選択するセレクタＡ２５０と、タグデータ
を選択するセレクタＢ２６０と、第１コンパートメント
のタグデータの比較回路Ａ２７０と、第２コンパートメ
ントのタグデータの比較回路Ｂ２８０と、ヒット判定回
路２９０と、ヒット率計算手段３００と、マッピングア
ルゴリズムコントローラ３１０と、第１コンパートメン
トのタグメモリ４００と、第２コンパートメントのタグ
メモリ４１０と、第１コンパートメントのデータメモリ
４２０と、第２コンパートメントのデータメモリ４３０
と、第１コンパートメントのＩＤメモリ４４０と、第２
コンパートメントのＩＤメモリ４５０と、各マッピング
アルゴリズムの識別コードを出力するマッピングＩＤ生
成手段５００と、マッピングアルゴリズムコントローラ
３１０により選択されているマッピングコントローラを
示すマッピング識別コードを選択するセレクタＣ５１０
と、第１コンパートメントの識別コードの比較回路Ｃ５
２０と、第２コンパートメントの識別コードの比較回路
Ｄ５３０とを備えている。
【００２２】そして、本実施例においては、アクセスア
ドレスデータのブロックアドレスフィールド２０１と、
アクセスアドレスデータのブロック内アドレスフィール
ド２０２と、マッピングコントローラＡ２１０により生
成されたセットアドレス２１１，タグデータ２１２と、
マッピングコントローラＢ２２０により生成されたセッ
トアドレス２２１，タグデータ２２２と、マッピングコ
ントローラＣ２３０により生成されたセットアドレス２
３１，タグデータ２３２と、マッピングコントローラＤ
２４０により生成されたセットアドレス２４１，タグデ
ータ２４２と、セレクタＡ２５０により選択されたセッ
トアドレス２５１と、セレクタＢ２６０により選択され
たタグデータ２６１と、第１コンパートメントでのタグ
データの比較結果２７１と、第２コンパートメントでの
タグデータの比較結果２８１と、ヒット判定回路２９０
からののヒット判定結果２９１と、算出されたヒット率
３０１と、ヒットしたコンパートメントのデータメモリ
のイネーブルを指示するデータメモリイネーブル２９２
と、セレクタ制御信号３１２と、タグメモリ４００に格
納されているタグデータ４０１と、タグメモリ４１０に
格納されているタグデータ４１１と、データメモリ４２
０に格納されていブロックデータ４２１と、データメモ
リ４３０に格納されていブロックデータ４３１と、ＩＤ
メモリ４４０に格納されている識別コード４４１と、Ｉ
Ｄメモリ４５０に格納されている識別コード４５１と、
マッピングコントローラＡ２１０によるマッピングであ
ることを示す識別コード５０１と、マッピングコントロ
ーラＢ２２０によるマッピングであることを示す識別コ
ード５０２と、マッピングコントローラＣ２３０による
マッピングであることを示す識別コード５０３と、マッ
ピングコントローラＤ２４０によるマッピングであるこ
とを示す識別コード５０４と、セレクタＣ５１０により
選択された識別コード５１１と、第１コンパートメント
の識別コードの比較結果５２１と、第２コンパートメン
トの識別コードの比較結果５３１とからなる信号および
情報の授受を行う。
ドレスデータのブロックアドレスフィールド２０１と、
アクセスアドレスデータのブロック内アドレスフィール
ド２０２と、マッピングコントローラＡ２１０により生
成されたセットアドレス２１１，タグデータ２１２と、
マッピングコントローラＢ２２０により生成されたセッ
トアドレス２２１，タグデータ２２２と、マッピングコ
ントローラＣ２３０により生成されたセットアドレス２
３１，タグデータ２３２と、マッピングコントローラＤ
２４０により生成されたセットアドレス２４１，タグデ
ータ２４２と、セレクタＡ２５０により選択されたセッ
トアドレス２５１と、セレクタＢ２６０により選択され
たタグデータ２６１と、第１コンパートメントでのタグ
データの比較結果２７１と、第２コンパートメントでの
タグデータの比較結果２８１と、ヒット判定回路２９０
からののヒット判定結果２９１と、算出されたヒット率
３０１と、ヒットしたコンパートメントのデータメモリ
のイネーブルを指示するデータメモリイネーブル２９２
と、セレクタ制御信号３１２と、タグメモリ４００に格
納されているタグデータ４０１と、タグメモリ４１０に
格納されているタグデータ４１１と、データメモリ４２
０に格納されていブロックデータ４２１と、データメモ
リ４３０に格納されていブロックデータ４３１と、ＩＤ
メモリ４４０に格納されている識別コード４４１と、Ｉ
Ｄメモリ４５０に格納されている識別コード４５１と、
マッピングコントローラＡ２１０によるマッピングであ
ることを示す識別コード５０１と、マッピングコントロ
ーラＢ２２０によるマッピングであることを示す識別コ
ード５０２と、マッピングコントローラＣ２３０による
マッピングであることを示す識別コード５０３と、マッ
ピングコントローラＤ２４０によるマッピングであるこ
とを示す識別コード５０４と、セレクタＣ５１０により
選択された識別コード５１１と、第１コンパートメント
の識別コードの比較結果５２１と、第２コンパートメン
トの識別コードの比較結果５３１とからなる信号および
情報の授受を行う。
【００２３】次に、このように構成された第２の発明の
実施例の動作について説明する。
実施例の動作について説明する。
【００２４】まず、主制御装置１００がアドレスバス１
２０に目的のアクセスアドレスを出力し、タグデータ４
０１とタグデータ４１１を比較回路Ａ２５０，比較回路
Ｂ２６０で比較するまでの動作を、第１の発明の実施例
と同様に行うと同時に、次のような動作を並行して行
う。なお、本実施例においても、マッピングコトローラ
Ａ２１０を最初に選択するものとする。
２０に目的のアクセスアドレスを出力し、タグデータ４
０１とタグデータ４１１を比較回路Ａ２５０，比較回路
Ｂ２６０で比較するまでの動作を、第１の発明の実施例
と同様に行うと同時に、次のような動作を並行して行
う。なお、本実施例においても、マッピングコトローラ
Ａ２１０を最初に選択するものとする。
【００２５】セレクタＣ５１０は、セレクタ制御信号３
１２によりセレクタＡ２５０とセレクタＢ２６０とが選
択しているマッピングコントローラＡ２１０を示す識別
コード５０１を選択し識別コード５１１に出力する。Ｉ
Ｄメモリ４４０とＩＤメモリ４５０からセットアドレス
２５０に格納されている識別コード４４１，４５１が、
それぞれ比較回路Ｃ５２０，比較回路Ｄ５３０に出力さ
れ、識別コードの比較まで並行して行われる。
１２によりセレクタＡ２５０とセレクタＢ２６０とが選
択しているマッピングコントローラＡ２１０を示す識別
コード５０１を選択し識別コード５１１に出力する。Ｉ
Ｄメモリ４４０とＩＤメモリ４５０からセットアドレス
２５０に格納されている識別コード４４１，４５１が、
それぞれ比較回路Ｃ５２０，比較回路Ｄ５３０に出力さ
れ、識別コードの比較まで並行して行われる。
【００２６】ヒット判定回路２９０は、比較結果２７１
と比較結果５２１とが一致した場合は、第１コンパート
メントのキャッシュヒットとし、また、比較結果２８１
と比較結果５３１とが一致した場合は、第２コンパート
メントのキャッシュヒットとしてヒット判定結果２９１
に示す。
と比較結果５２１とが一致した場合は、第１コンパート
メントのキャッシュヒットとし、また、比較結果２８１
と比較結果５３１とが一致した場合は、第２コンパート
メントのキャッシュヒットとしてヒット判定結果２９１
に示す。
【００２７】ヒット率計算手段３００は、第１の実施例
のキャッシュ制御装置と同様に、ヒット率を計算する。
マッピングアルゴリズムコントローラ３１０は、ヒット
率３０１が期待値より低い場合は、制御信号３１２から
セレクタＡ２５０、セレクタＢ２６０、セレクタＣ５１
０に対してマッピングコントローラＢ２２０とその識別
コード５０２を選択することのみを指示する。
のキャッシュ制御装置と同様に、ヒット率を計算する。
マッピングアルゴリズムコントローラ３１０は、ヒット
率３０１が期待値より低い場合は、制御信号３１２から
セレクタＡ２５０、セレクタＢ２６０、セレクタＣ５１
０に対してマッピングコントローラＢ２２０とその識別
コード５０２を選択することのみを指示する。
【００２８】これにより、主制御装置１００は、マッピ
ングアルゴリズムが切り換わることを意識せずに、キャ
ッシュメモリへのアクセスを継続することができる。
ングアルゴリズムが切り換わることを意識せずに、キャ
ッシュメモリへのアクセスを継続することができる。
【００２９】
【発明の効果】以上説明したように、第１の発明のキャ
ッシュ制御装置は、キャッシュメモリのアドレスに対し
て複数のマッピングアルゴリズムを有し、また、キャッ
シュヒット率が期待値よりも低い場合は、マッピングア
ルゴリズムを自動的に切り換える機能を有している。そ
して、メインメモリのブロックをキャッシュメモリに格
納するキャッシュではプログラムの構成によるアクセス
ブロックの順序変更などが生じた場合、ディスクキャッ
シュではファイルのアロケーションやサイズ、システム
の構成などの変更や差異による主制御装置のキャッシュ
アクセスブロックの変化が発生しても、ソフトウェアも
含めたプログラムやファイルの変更や使用方法の制限、
ハードウェアの変更など外部からの介入なしに、実際の
キャッシュアクセスパターンに適応したマッピングアル
ゴリズムが選択されるため、キャッシュヒット率の向上
が可能であり、システムの性能向上がはかれるという効
果がある。
ッシュ制御装置は、キャッシュメモリのアドレスに対し
て複数のマッピングアルゴリズムを有し、また、キャッ
シュヒット率が期待値よりも低い場合は、マッピングア
ルゴリズムを自動的に切り換える機能を有している。そ
して、メインメモリのブロックをキャッシュメモリに格
納するキャッシュではプログラムの構成によるアクセス
ブロックの順序変更などが生じた場合、ディスクキャッ
シュではファイルのアロケーションやサイズ、システム
の構成などの変更や差異による主制御装置のキャッシュ
アクセスブロックの変化が発生しても、ソフトウェアも
含めたプログラムやファイルの変更や使用方法の制限、
ハードウェアの変更など外部からの介入なしに、実際の
キャッシュアクセスパターンに適応したマッピングアル
ゴリズムが選択されるため、キャッシュヒット率の向上
が可能であり、システムの性能向上がはかれるという効
果がある。
【００３０】また、第２の発明のキャッシュ制御装置
は、第１の発明のキャッシュ制御装置に比較すると、マ
ッピングアルゴリズムの切り換え時に、キャッシュの無
効化処理によるキャッシュメモリアクセスの中断を省こ
とが可能なため、さらに大きくシステムの性能向上がは
かれるという効果がある。
は、第１の発明のキャッシュ制御装置に比較すると、マ
ッピングアルゴリズムの切り換え時に、キャッシュの無
効化処理によるキャッシュメモリアクセスの中断を省こ
とが可能なため、さらに大きくシステムの性能向上がは
かれるという効果がある。
【図面の簡単な説明】
【図１】第１の発明の一実施例の構成を示すブロック図
である。
である。
【図２】第２の発明の一実施例の構成を示すブロック図
である。
である。
１００ 主制御装置 １２０ アドレスバス １４０ データバス ２００ アドレスレジスタ ２０１ ブロックアドレスフィールド ２０２ ブロック内アドレスフィールド ２１０ マッピングコントローラＡ ２１１，２２１，２３１，２４１，２５１ セットア
ドレス ２１２，２２２，２３２，２４２，２６１，４０１，４
１１ タグデータ ２２０ マッピングコントローラＢ ２３０ マッピングコントローラＣ ２４０ マッピングコントローラＤ ２５０ セレクタＡ ２６０ セレクタＢ ２７０ 比較回路Ａ ２７１，２８１，５２１，５３１ 比較結果 ２８０ 比較回路Ｂ ２９０ ヒット判定回路 ２９１ ヒット判定結果 ２９２ データメモリイネーブル ３００ ヒット率計算手段 ３０１ ヒット率 ３１０ マッピングアルゴリズムコントローラ ３１１ マッピング切換指示 ３１２ セレクタ制御信号 ４００，４１０，４２０，４３０ タグメモリ ４２１，４３１ ブロックデータ ４４０，４５０ ＩＤメモリ ４４１，４５１，５０１，５０２，５０３，５０４，５
１１ 識別コード ５００ マッピングＩＤ生成手段 ５１０ セレクタＣ ５２０ 比較回路Ｃ ５３０ 比較回路Ｄ
ドレス ２１２，２２２，２３２，２４２，２６１，４０１，４
１１ タグデータ ２２０ マッピングコントローラＢ ２３０ マッピングコントローラＣ ２４０ マッピングコントローラＤ ２５０ セレクタＡ ２６０ セレクタＢ ２７０ 比較回路Ａ ２７１，２８１，５２１，５３１ 比較結果 ２８０ 比較回路Ｂ ２９０ ヒット判定回路 ２９１ ヒット判定結果 ２９２ データメモリイネーブル ３００ ヒット率計算手段 ３０１ ヒット率 ３１０ マッピングアルゴリズムコントローラ ３１１ マッピング切換指示 ３１２ セレクタ制御信号 ４００，４１０，４２０，４３０ タグメモリ ４２１，４３１ ブロックデータ ４４０，４５０ ＩＤメモリ ４４１，４５１，５０１，５０２，５０３，５０４，５
１１ 識別コード ５００ マッピングＩＤ生成手段 ５１０ セレクタＣ ５２０ 比較回路Ｃ ５３０ 比較回路Ｄ
Claims (2)
- 【請求項１】 主制御装置と、この主制御装置から出力
されるアドレスバスと、前記主制御装置に接続されるデ
ータバスと、アドレスタグを格納するキャッシュメモリ
のタグメモリと、前記データバスに接続されブロックデ
ータを格納する前記キャッシュメモリのデータメモリ
と、前記アドレスバスに出力されたアクセスアドレスデ
ータを格納するアドレスレジスタと、前記アドレスレジ
スタの出力からそれぞれ異なったキャッシュメモリマッ
ピングアルゴリズムにより前記タグメモリおよび前記デ
ータメモリのセットアドレスとアドレスタグとを生成す
る複数のマッピングコントローラと、前記複数のマッピ
ングコントローラから出力されるセットアドレスのいず
れかを選択し前記タグメモリおよび前記データメモリへ
出力する第１のセレクタと、前記複数のマッピングコン
トローラから出力されるアドレスタグのいずれかを選択
する第２のセレクタと、前記第２のセレクタから出力さ
れるアドレスタグと前記タグメモリから出力されるアド
レスタグとを比較する比較回路と、前記比較回路による
比較結果に基づいてキャッシュヒット判定を行うヒット
判定回路と、前記ヒット判定回路が行うキャッシュヒッ
ト判定回数およびキャッシュヒット数からキャッシュヒ
ット率を計算するヒット率計算手段と、前記ヒット率計
算手段により算出されたヒット率が期待値より低い場合
に前記複数のマッピングコントロール部の中からいずれ
のマッピングアルゴリズムによりキャッシュメモリアド
レスをマッピングするかを判定し前記第１および第２の
セレクタに選択を指示するマッピングアルゴリズムコン
トローラとを備えることを特徴とするキャッシュ制御装
置。 - 【請求項２】 請求項１記載のキャッシュ制御装置にお
いて、前記複数のマッピングコントローラのマッピング
アルゴリズムの識別情報を生成するマッピングＩＤ生成
手段と、前記マッピングＩＤ生成手段が生成する前記識
別情報を前記マッピングアルゴリズムコントローラの制
御により選択する第３のセレクタと、前記タグメモリの
各セットアドレスごとにマッピングアルゴリズムの識別
情報を格納するＩＤメモリと、前記第３のセレクタから
出力される識別情報と前記ＩＤメモリから出力される識
別情報とを比較し前記ヒット判定回路に比較結果を通知
するＩＤ比較回路とを備えることを特徴とするキャッシ
ュ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062846A JPH08263376A (ja) | 1995-03-22 | 1995-03-22 | キャッシュ制御装置 |
| US08/621,203 US5787467A (en) | 1995-03-22 | 1996-03-21 | Cache control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062846A JPH08263376A (ja) | 1995-03-22 | 1995-03-22 | キャッシュ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263376A true JPH08263376A (ja) | 1996-10-11 |
Family
ID=13212088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062846A Pending JPH08263376A (ja) | 1995-03-22 | 1995-03-22 | キャッシュ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5787467A (ja) |
| JP (1) | JPH08263376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1081361C (zh) * | 1997-11-06 | 2002-03-20 | 中国科学院计算技术研究所 | 高速缓冲存储器系统中的地址映射变换技术与装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4066833B2 (ja) * | 2003-02-18 | 2008-03-26 | 日本電気株式会社 | ディスクアレイ制御装置及び方法並びにディスクアレイ制御プログラム |
| JP4401863B2 (ja) * | 2004-05-14 | 2010-01-20 | 株式会社日立製作所 | ストレージシステム |
| US7840845B2 (en) * | 2005-02-18 | 2010-11-23 | Intel Corporation | Method and system for setting a breakpoint |
| US7730531B2 (en) * | 2005-04-15 | 2010-06-01 | Microsoft Corporation | System and method for detection of artificially generated system load |
| KR20060119085A (ko) * | 2005-05-18 | 2006-11-24 | 삼성전자주식회사 | 텍스쳐 캐쉬 메모리 장치 및 이를 이용한 삼차원 그래픽가속기 및 방법 |
| US20130132704A1 (en) * | 2010-09-10 | 2013-05-23 | Rambus Inc. | Memory controller and method for tuned address mapping |
| US10474584B2 (en) * | 2012-04-30 | 2019-11-12 | Hewlett Packard Enterprise Development Lp | Storing cache metadata separately from integrated circuit containing cache controller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496843A (ja) * | 1990-08-15 | 1992-03-30 | Fujitsu Ltd | キャッシュメモリ制御方式 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128634A (en) * | 1978-03-30 | 1979-10-05 | Toshiba Corp | Cash memory control system |
| US4954944A (en) * | 1987-04-23 | 1990-09-04 | Nec Corporation | Cache control circuit in cache memory unit with unit for enabling to reduce a read access time for cache memory |
| JPH03219345A (ja) * | 1990-01-25 | 1991-09-26 | Toshiba Corp | 多ポートキャッシュメモリ制御装置 |
| US5584003A (en) * | 1990-03-29 | 1996-12-10 | Matsushita Electric Industrial Co., Ltd. | Control systems having an address conversion device for controlling a cache memory and a cache tag memory |
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| JPH04209049A (ja) * | 1990-11-30 | 1992-07-30 | Fujitsu Ltd | キャッシュメモリアドレスマッピング方式 |
| JPH0683712A (ja) * | 1992-09-03 | 1994-03-25 | Nec Ic Microcomput Syst Ltd | マイクロプロセッサ |
| US5539894A (en) * | 1993-04-20 | 1996-07-23 | Sun Microsystems, Inc. | Method and apparatus for optimizing a sector cache tag, block and sub-block structure base on main memory size |
| US5659699A (en) * | 1994-12-09 | 1997-08-19 | International Business Machines Corporation | Method and system for managing cache memory utilizing multiple hash functions |
| JP3426385B2 (ja) * | 1995-03-09 | 2003-07-14 | 富士通株式会社 | ディスク制御装置 |
-
1995
- 1995-03-22 JP JP7062846A patent/JPH08263376A/ja active Pending
-
1996
- 1996-03-21 US US08/621,203 patent/US5787467A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5787467A (en) | 1998-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971014 |