JPH0497467A - 入力制御装置の入出力データ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は中央処理装置における回線を介して接続された
周辺制御装置に対する入出力制御装置の入出力データ処
理方式に関する。

〔従来の技術〕

従来、この種の入出力制御装置の入出力データ処理方式
は、；書替中回線を介して入出力制御装置に周辺制御装
置が接続されており、入出力制御装置が主記憶装置内に
存在するチャネルプログラムを、周辺制御装置からの指
示に基すき走査することにより入出力データの処理が行
われる方式となっていた。

第７図は従来の入出力制御装置の入出力データ処理方式
における入出力制御装置が周辺制御装置を制御する処理
手順の一例を示す流れ図である。

従来、この種の入出力データ処理方式の入出カシ−ケン
スは第７図に示すように入出力制御装置が周辺制御装置
に対して、チャネルプログラムの起動をかけたあと（Ｓ
ＩＯＩ）、周辺制御装置から“起動シーケンス”の指示
が入出力制御装置に送られることにより、入出力制御装
置が指令待と指令フラグ（以下、単にフラグと略す。）
を周辺制御装置に送る（Ｓ　１０２）。周辺制御装置は
指令待を解読し周辺制御装置が必要に応じて次の゛°デ
デーシーケンス”の指示を送ることにより、データをや
りとりする（Ｓ　ｌ　０３）。そして、１つの指令待に
基づく動作が終了するとフラグを参照して次の指令の実
行に入るかチャネルプログラムの終了処理を行う（Ｓ　
１０４）。

フラグにより、次の指令が連鎖されているときには、次
の指令の処理が以下の様に実行され、必要に応じて繰り
返される。

即ち、まず、周辺制御装置から“次の指令要求シーケン
スパの指示が入出力制御装置に送られることにより、入
出力制御装置が指令待とフラグを周辺制御装置に送る（
Ｓ　１０２）。周辺制御装置は指令待を解読し必要に応
じて次の“データシーケンス”の指示を送ることにより
データをやりとりする（Ｓ　１０３）。そして１つの指
令待に基づく動作が終了するとフラグを参照して次の指
令の実行に入るかチャネルプログラムの終了処理を行う
　　（Ｓ　　１　０　４）。

〔発明が解決しようとする課題〕

上述した従来の入出力制御装置の入出力データ処理方式
は、１つの指令について最低２回のやりとりを入出力制
御装置と周辺制御装置との間で行う処理方式となってい
るので、双方のプロセッサのオーバヘッドが大きくなり
、入部力動作を極力早く受は付けたい応用分野では高速
化を妨げる原因になるという欠点がある。

口課題を解決するための手段〕 本発明の入出力制御装置の入出力データ処理方式は、中
央処理装置の入出力制御装置から回線を介して接続され
た周辺制御装置に対する入出力制御装置の入出力データ
処理方式において、チャネルプログラムの開始要求を示
す指示を前記周辺制御装置から前記入出力制御装置が受
けたときに、前記入出力制御装置が送信するあらかじめ
定められた範囲の指令の中に含まれる指令待と指令フラ
グと入出力カウントと前記範囲の指令が引用するデータ
とを一つのブロックにまためたデータ列を一括して受信
して蓄積する蓄積手段と、前記周辺制御装置が前記チャ
ネルプログラムの実行に伴って必要となる前記範囲の指
令に含まれる指令待と指令フラグと入出力カウントと前
記範囲の指令が引用するデータとを前記蓄積手段から読
出すとき前記指令待と指令フラグと入出力カウントとを
読出す第１のシーケンスと前記範囲の指令が引用するデ
ータを読出す第２のシーケンスとを交互に実行するデー
タ処理手段とを前記周辺制御装置内に有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すシステムブロック図、
第２図は第１図中の周辺制御装置の一例を示すブロック
図、第３図は第２図中の入出力ポートの一例を示すブロ
ック図、第４図は第１図中の主記憶装置内に格納されて
いる本発明の一実施例の処理プログラムの記憶フォーマ
ットを示す図、第５図は第１図中の入出力制御装置から
周辺制御装置へ送信されるデータフォーマットの一例を
示す図である。

第１図において、本実施例は周辺制御装置２２と、周辺
制御装置２２を回線２３で接続する中央処理装置２０と
から成り、中央処理装置２０は回線２３を介して周辺制
御装置２２制御する入出力制御装置２１と、周辺制御装
置２１を制御するチャネルプログラム２６を格納してい
る主記憶装置２４と、中央処理装置２０全体をプログラ
ム制御するフロセッサ（以下ＣＰＵと記す）２５とを有
して構成している。

第２図において、本実施例の周辺制御装置２２は周辺制
御装置２２を制御するプログラム等を格納する記憶部４
３と、回線２３にインタフェースして入出力データを一
時保持する入出力ポート４０と、入出力ボート４０から
のデータをデルタバス４５を介して受信して保持するデ
バイスポート４２と、周辺制御装置２２内を制御バス４
４を介して制御するＣＰＵ４１とを有して構成している
。

第３図において、第２図中の入出力ボート４０は回線２
３にインタフェースして回線２３からの情報と一時保持
するレジスタ１０と、レジスタ１０からの情報をファス
トイン・ファストアウト（Ｆ　Ｉ　ＦＯ）で記憶するバ
ッファメモリ１１と、バッファメモリ１１からの制御コ
ードとデータとを分類し制御コートは制御バス４４ヘデ
ータはデータバス４５へＦＩＦＯで送出するマルチプレ
クサ１２とを有して構成している。

尚、第２図において、入出力ボート４０は、上位装置で
ある入出力制御装置２Ｉからの回線２３が接続され、下
位とはデータバス４５を通じて、デバイスポート４２に
接続される。また制御バス４４を通じてＣＰＵ４１に接
続される。回線２３を通じて入出力制御装置２１から送
られてくるデータのうち、指令待、フラグ、入出力カウ
ント以下カウントと記す）等の制御情報は入出力ボート
４０から制御バス４４を通じてＣＰＵ４１へ送られる。

また、デバイスに書込まれるデータは入出力ボート４０
からデータバス４５、デバイスポート４２を通じて、デ
バイスへ書込まれる。記憶部４３はＣＰＵ４１のマイク
ロ命令や制御データを蓄えるためのものである。

また、第３図において、入出力ボート４０はレジスタ１
０が回線２３からのデータを一時的に蓄える１バイトの
レジスタである。レジスタ１０の出力は回線２３から、
データが来るたびに、ＦＩＦＯのバッファメモリ１１に
蓄えられる。バッファメモリ１１の出力は、マルチプレ
クサ１２により１バイトごとに制御バス４４へ送るか、
データバス４５へ送るかを指定できる構成となっている
。

次に、本実施例における入力制御装置が周辺制御装置を
制御するチャネルプログラムのフォマットについて第１
図、第４図を用いて説明する。

第１図において、入出力制御装置２１は、主記憶装置２
４の中に存在するチャネルプログラム２６を周辺制御装
置２２からの指示に基づいて走査することにより、入出
力動作を制御する。

チャネルプログラムの記憶フォマットの一例を第４図に
示す。

第４図において、チャネルプログラム２６の記憶フォー
マットは、チャネルプロダラムヘッダー３１と、第１の
指令３２と、第２の指令３３・・とから構成される。チ
ャネルプログラムヘッダー３１はチャネルプログラムを
実行する上で必要な種々のパラメータ、例えば論理チャ
ネル番号等と指令個数３４とから構成される。第１の指
定３２、第２の指令３３はそれぞれ指令待３５とフラグ
３６とカウント３７と主記憶アドレス３８とから構成さ
れる。第１の指令３２、第２の指令３３はそれぞれデー
タ３０１．テータ３０２を引用している。

指令個数３４は入出力制御装置２１がチャネルプログラ
ムの先頭の指令から、何個に対して本実施例個有の処理
を行うかを示す情報である。

指令待３５は指令の機能を示した符号であり、個々の入
出力制御装置ごとに、その機能が定められる。

フラグ３６は入出力制御装置２また周辺制御装置２２が
チャネルプログラムの実行に件って参照する制御フラグ
である。

カウント３７は各指令の中から引用されるデータのデー
タ長を示す。

主記憶アドレス３８は各指令から引用されるデータの存
在する領域の主記憶装置２４−０の先頭アドレスを示す
。

第６図は本実施例の入出力制御装置が周辺制御装置を制
御する処理手順の一例を示す流れ図である。

次に、本実施例の入出力制御装置の入出力データの処理
について第１図〜第６図を用いて説明する。

中央処理装置２０で入出力命令が実行されると、入出力
制御装置２１が記憶装置２４に格納されているチャネル
プログラム２６の実行を開始する（８１１）。入出力制
御装置２１は回線２３を介して入出力起動を周辺制御装
置２２へ伝える（Ｓ１３）と同時に、第４図に示す記憶
フォーマットのチャネルプログラム２６と各指令が引用
するデータを、第５図に示す１ブロツクのデータ１３に
合成する（Ｓ　１２）。入出力制御装置２１は周辺制御
装置２２からチャネルプログラム開始の指示が来るとそ
の１回のシーケンスで第５図に示すデータ１３を周辺制
御装置２２へ転送する（Ｓ１４）。

第３図において、転送されてきたデータ１３は、レジス
タ１０を通じてＦＩＦ○のバッファメモリ１１内に蓄え
られる。ＣＰＵ４１は第５図に示す指令符Ｉ、フラグｌ
、カウン）１をマルチプレクサ１２を通じてバッファメ
モリ１１から読出すことにより、第４図に示す第１の指
令３２の実行を開始する。その指令の実行に必要なデー
タ１は既にバッファメモ！、’１１の中に存在している
ので、入出力制御装置２１と新たな入出力対話をせずに
、マルチプレクサ１２を通じてデバイスポート４２へ送
出することかできる。ＣＰＵ４１は第１の指令３２の実
行を終了すると、次の第２の指令３３の取出し処理（指
令符２．フラク２．カウント２）及び第２の指令のデー
タ２の転送処理を同様に入出力制御装置２１と新たな入
出力対話をせずに、周辺制御装置２２のＣＰＵ４１によ
って行うことができる。

〔発明の効果〕 以上説明したように本発明は、チャネルプログラムの先
頭の２つの指令について、従来回線を介して周辺制御装
置と入出力制御装置間で４回必要である入出力対話の回
数を１回でデータの伝送処理を行うようにすることによ
り、その結果入出力制御装置でのチャネルプログラム開
始の処理を従来より雅縮化できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すシステムブロック図、
第２図は第１図中の周辺制御装置の一例を示すブロック
図、第３図は第２図中の入出力ボートの一例を示すブロ
ック図、第４図は第１図中の主記憶装置内に格納されて
いる本発明の一実施例の処理プログラムの記憶フォーマ
ットを示す図、第５図は第１図中の入出力制御装置から
周辺制御装置へ送信されるデータフォーマットの一例を
示す図、第６図は本実施例の入出力制御装置が周辺制御
装置を制御する処理手順の一例を示す流れ図、第７図は
従来の入出力制御装置の入出力データ処理方式における
入出力制御装置が周辺制御装置を制御する処理手順の一
例を示す流れ図である。 １０・・・・・・レジスタ、１１・・・・・バッファメ
モリ、１２・・・・・・マルチプレクサ、１３・・・・
・・データ、２０・・・・・中央処理装置、２１・・・
・・・入出力制御装置、２２・・・・周辺制御装置、２
３・・・・・・回線、２４・・・・・主記憶装置、２５
・・・・・プロセッサ（ＣＰＵ）、２６・・・・・・チ
ャネルプログラム、３１・・・・・・チャネルフログラ
ムヘッダー、３２・・・・・・第１の指令、３３・・・
・第２の指令、３４・・・指令個数、３５・・指令符、
３６・・・・・・フラグ、３７・・・・・カウント、３
８・・・・・主記憶アドレス、３０１・・・・・・デー
タ、３０２・・・・・・データ、４０・・・・・・入出
力ボート、４１・・・・・・プロセッサ（ＣＰＵ）、４
２・・・・・・デバイスポート、４３・・・・・・記憶
部、４４・・・・・・制御バス、４５・・・・・・デー
タバス。 代理人　弁理士　　内　原　　　晋 ＼了 Δ１ｒ＼

Claims (1)

【特許請求の範囲】
1. 中央処理装置の入出力制御装置から回線を介して接続さ
   れた周辺制御装置に対する入出力制御装置の入出力デー
   タ処理方式において、チャネルプログラムの開始要求を
   示す指示を前記周辺制御装置から前記入出力制御装置が
   受けたときに、前記入出力制御装置が送信するあらかじ
   め定められた範囲の指令の中に含まれる指令符と指令フ
   ラグと入出力カウントと前記範囲の指令が引用するデー
   タとを一つのブロックにまとめたデータ列を一括して受
   信して蓄積する蓄積手段と、前記周辺制御装置が前記チ
   ャネルプログラムの実行に伴って必要となる前記範囲の
   指令に含まれる指令符と指令フラグと入出力カウントと
   前記範囲の指令が引用するデータとを前記蓄積手段から
   読出すとき前記指令符と指令フラグと入出力カウントと
   を読出す第１のシーケンスと前記範囲の指令が引用する
   データを読出す第２のシーケンスとを交互に実行するデ
   ータ処理手段とを前記周辺制御装置内に有することを特
   徴とする入出力制御装置の入出力データ処理方式。