JPH0497472A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0497472A JPH0497472A JP2215566A JP21556690A JPH0497472A JP H0497472 A JPH0497472 A JP H0497472A JP 2215566 A JP2215566 A JP 2215566A JP 21556690 A JP21556690 A JP 21556690A JP H0497472 A JPH0497472 A JP H0497472A
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- clock signal
- data processing
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にデータ通信を
行なうための機能を備えた半導体集積回路装置に関する
。
行なうための機能を備えた半導体集積回路装置に関する
。
従来、この種の半導体集積回路装置においては、データ
通信を行う場合、２線式又は３線式のシリアルインター
フェイスがよく用いられている。
通信を行う場合、２線式又は３線式のシリアルインター
フェイスがよく用いられている。
３線式の場合、データ入力端子（ＳＩ端子）。
データ出力端子（Ｓｏ端子）、クロック端子（ＳＣＫ端
子）を３本の伝送路に、２線式の場合はデータ端子（Ｓ
Ｉ／８０端子）、クロック端子（ＳＣＫ端子）を２本の
伝送路に接続して行なわれる。この他にそれぞれ通信の
開始を宣言するための端子（Ｃ８端子）が必要となる。
子）を３本の伝送路に、２線式の場合はデータ端子（Ｓ
Ｉ／８０端子）、クロック端子（ＳＣＫ端子）を２本の
伝送路に接続して行なわれる。この他にそれぞれ通信の
開始を宣言するための端子（Ｃ８端子）が必要となる。
これら相互の接続は、ＳＣＫ端子はＳＣＫ端子同志を、
ＳＩ端子はＳＯ端子と、ＳＯ端子はＳＩ端子と接続する
。Ｃ８端子としては相互の入出力ボート等が用いられる
。
ＳＩ端子はＳＯ端子と、ＳＯ端子はＳＩ端子と接続する
。Ｃ８端子としては相互の入出力ボート等が用いられる
。
データ通信の手順としては、まずデータを送る側（以後
マスターという）は、データ通信の開始を宣言するため
、Ｏ８端子を高レベルにする。
マスターという）は、データ通信の開始を宣言するため
、Ｏ８端子を高レベルにする。
次に、ＳＣＫ端子からクロック信号を出力すると同時に
このクロック信号に同期して、ＳＯ端子からデータを出
力する。又は外部からのクロック信号をＳＣＫ端子から
取込み、このクロック信号に同期してＳＩ端子からのデ
ータを取込みデータ処理部等へ出力する。受ける側（以
後スレーブとイウ）ハ、Ｏ８端子が高レベルであること
を確認すると、ＳＣＫ端子からクロックを取込み、ＳＩ
端子からこのクロックに同期して、データを取込む。
このクロック信号に同期して、ＳＯ端子からデータを出
力する。又は外部からのクロック信号をＳＣＫ端子から
取込み、このクロック信号に同期してＳＩ端子からのデ
ータを取込みデータ処理部等へ出力する。受ける側（以
後スレーブとイウ）ハ、Ｏ８端子が高レベルであること
を確認すると、ＳＣＫ端子からクロックを取込み、ＳＩ
端子からこのクロックに同期して、データを取込む。
このような一連の手順によりデータのやりとりが行なわ
れる。
れる。
この従来の半導体集積回路装置によりデータ通信システ
ムを構築したときのブロック図を第８図に示す。
ムを構築したときのブロック図を第８図に示す。
従来の半導体集積回路装置１００ｏ、１００Ｄは、デー
タ通信処理部４゜、４Ｄを動作させるクロック信号ＣＫ
ＣＡ 、 ＣＫ ｃＢ及び転送クロック信号ＣＫ ｘ
が、データ処理部２Ａ、２Ｅを動作させる基準クロック
信号ＣＫＯＡ、 ＣＫＯＢ （例えば８ＭＨｚ）を分周
回路５Ａ、５．ｌｌにより分周したもの（例えば１ＭＨ
ｚ程度）となっているので、データ処理部２Ａ、２ヨ（
マイクロコンピュータ等）の処理速度が速く、データ通
信処理部４゜、４Ｄの処理速度が遅いため、データ処理
部２Ａ、２Ｂとデータ通信処理部４゜、４Ｉ）との間に
バッファ回路６Ａ、６Ｂを設け、データ通信処理部４゜
、４Ｄからのデータが揃うまで待って次の処理を行う構
成となっていた。
タ通信処理部４゜、４Ｄを動作させるクロック信号ＣＫ
ＣＡ 、 ＣＫ ｃＢ及び転送クロック信号ＣＫ ｘ
が、データ処理部２Ａ、２Ｅを動作させる基準クロック
信号ＣＫＯＡ、 ＣＫＯＢ （例えば８ＭＨｚ）を分周
回路５Ａ、５．ｌｌにより分周したもの（例えば１ＭＨ
ｚ程度）となっているので、データ処理部２Ａ、２ヨ（
マイクロコンピュータ等）の処理速度が速く、データ通
信処理部４゜、４Ｄの処理速度が遅いため、データ処理
部２Ａ、２Ｂとデータ通信処理部４゜、４Ｉ）との間に
バッファ回路６Ａ、６Ｂを設け、データ通信処理部４゜
、４Ｄからのデータが揃うまで待って次の処理を行う構
成となっていた。
上述した従来の半導体集積回路装置は、データ処理部２
Ａ、２Ｂとデータ通信処理部４゜＋４Ｄの動作クロック
周波数が異なるため、データ処理部２Ａ、２Ｂとデータ
通信処理部４゜、４ｆ、との間にバッファ回路６Ａ、６
Ｂが必要となり、データ通信の際のデータ処理が遅くな
ると共にノ＼−ドウエア量が増大するという欠点がある
。
Ａ、２Ｂとデータ通信処理部４゜＋４Ｄの動作クロック
周波数が異なるため、データ処理部２Ａ、２Ｂとデータ
通信処理部４゜、４ｆ、との間にバッファ回路６Ａ、６
Ｂが必要となり、データ通信の際のデータ処理が遅くな
ると共にノ＼−ドウエア量が増大するという欠点がある
。
本発明の目的は、データ通信の際のデータ処理速度を速
くすることができ、かつノ・−ドウエア量を低減するこ
とができる半導体集積回路装置を提供することにある。
くすることができ、かつノ・−ドウエア量を低減するこ
とができる半導体集積回路装置を提供することにある。
本発明の半導体集積回路装置は、基準り四ツク信号を発
生するクロック信号発生回路と、前記基準クロック信号
に従って、供給されたデータに対し所定の処理を行い、
処理されたデータ及びブタ処理の内容を指定する制御コ
ードの少なくとも一方を出力するデータ処理部と、前記
基準クロック信号及び制御コードに従って前記データ処
理部からのデータ、制御コード及び前記基準クロック信
号を外部へ転送し、外部から転送してきたデータを外部
から転送してきた転送クロック信号に従って取込み前記
基準クロック信号に従って前記データ処理部へ供給する
マスター機能、並びに外部から転送してきた転送クロッ
ク信号及び制御コードに従って外部から転送してきたデ
ータを取込み前記データ処理部へ供給し、前記基準クロ
ック信号に従って前記データ処理部からのデータ及び前
記基準クロック信号を外部へ転送するスレーブ機能の少
なくとも一方を備えたデータ通信処理部とを有している
。
生するクロック信号発生回路と、前記基準クロック信号
に従って、供給されたデータに対し所定の処理を行い、
処理されたデータ及びブタ処理の内容を指定する制御コ
ードの少なくとも一方を出力するデータ処理部と、前記
基準クロック信号及び制御コードに従って前記データ処
理部からのデータ、制御コード及び前記基準クロック信
号を外部へ転送し、外部から転送してきたデータを外部
から転送してきた転送クロック信号に従って取込み前記
基準クロック信号に従って前記データ処理部へ供給する
マスター機能、並びに外部から転送してきた転送クロッ
ク信号及び制御コードに従って外部から転送してきたデ
ータを取込み前記データ処理部へ供給し、前記基準クロ
ック信号に従って前記データ処理部からのデータ及び前
記基準クロック信号を外部へ転送するスレーブ機能の少
なくとも一方を備えたデータ通信処理部とを有している
。
また、データ通信処理部により、データ処理部の１つの
データ処理サイクルと対応する期間内で少なくとも１単
位の制御コード及びデータを転送するようにした構成を
有している。
データ処理サイクルと対応する期間内で少なくとも１単
位の制御コード及びデータを転送するようにした構成を
有している。
次に、本発明の実施例について図面を参照してまた、こ
の実施例の半導体集積回路装置１００Ｂ路装置を用いて
データ通信システムを構築したときのブロック図である
。
の実施例の半導体集積回路装置１００Ｂ路装置を用いて
データ通信システムを構築したときのブロック図である
。
この実施例の半導体集積回路装置１００Ａは、基準クロ
ック信号ＣＫｏＡを発生するクロ、ツタ信号発生回路Ｉ
Ａと、基準クロック信号ＣＫｏＡに従って、供給された
データに対し所定の処理を行い、処理されたデータ及び
データ処理の内容を指定する制御コードの少なくとも制
御コードを出力するデータ処理部２Ａと、基準クロック
信号ＣＫＯＡ及び制御コードに従ってデータ処理部２Ａ
からのデータ、制御コード及び基準クロック信号ＣＫＯ
Ａを外部へ転送し、外部（半導体集積回路装置１００Ｂ
）から転送してきたデータを外部から転送してきた転送
クロック信号に従って取込み基準クロック信号（ＣＫ）
に従ってデータ処理部２Ａへ供給するマスター機能を備
えたデータ通信処理部４Ａとを有する構成となっている
。
ック信号ＣＫｏＡを発生するクロ、ツタ信号発生回路Ｉ
Ａと、基準クロック信号ＣＫｏＡに従って、供給された
データに対し所定の処理を行い、処理されたデータ及び
データ処理の内容を指定する制御コードの少なくとも制
御コードを出力するデータ処理部２Ａと、基準クロック
信号ＣＫＯＡ及び制御コードに従ってデータ処理部２Ａ
からのデータ、制御コード及び基準クロック信号ＣＫＯ
Ａを外部へ転送し、外部（半導体集積回路装置１００Ｂ
）から転送してきたデータを外部から転送してきた転送
クロック信号に従って取込み基準クロック信号（ＣＫ）
に従ってデータ処理部２Ａへ供給するマスター機能を備
えたデータ通信処理部４Ａとを有する構成となっている
。
号発生回路１１Ｂと、基準クロック信号ＣＫＯＢに従っ
て、供給されたデータに対し所定の処理を行い、処理さ
れたデータ及びデータ処理の内容を指定する制御コード
の少なくとも処理されたデータ（例えばＥＥＰＲＯＭの
読出しデータ）を出力するデータ処理部２Ｂと、外部（
半導体集積回路装置１００Ａ）から転送してきた転送ク
ロック信号（ＣＫ）及び制御コードに従って外部から転
送してきたデータ（Ｄ Ｏ）を取込みデータ処理部２Ｂ
へ供給し、基準クロック信号ＣＫ ＯＲに従ってデータ
処理部からのデータ及び基準り四ツク信号ＣＫＯＢを外
部へ転送するスレーブ機能を備えたデータ通信処理部４
Ｂとを有する構成となっている。
て、供給されたデータに対し所定の処理を行い、処理さ
れたデータ及びデータ処理の内容を指定する制御コード
の少なくとも処理されたデータ（例えばＥＥＰＲＯＭの
読出しデータ）を出力するデータ処理部２Ｂと、外部（
半導体集積回路装置１００Ａ）から転送してきた転送ク
ロック信号（ＣＫ）及び制御コードに従って外部から転
送してきたデータ（Ｄ Ｏ）を取込みデータ処理部２Ｂ
へ供給し、基準クロック信号ＣＫ ＯＲに従ってデータ
処理部からのデータ及び基準り四ツク信号ＣＫＯＢを外
部へ転送するスレーブ機能を備えたデータ通信処理部４
Ｂとを有する構成となっている。
次に、この実施例のデータ通信処理部４Ａ、４．ｌｌの
具体的な内部構成及びその動作について説明する。
具体的な内部構成及びその動作について説明する。
第２図及び第３図はそれぞれマスター側のデータ通信処
理部４Ａ及びスレーブ側のデータ通信処理部４Ｂの要部
のブロック図である。また、第４図及び第５図はそれぞ
れこれらデータ通信処理部４Ａ、４Ｂ等の動作を説明す
るための各部信号の波形図である。
理部４Ａ及びスレーブ側のデータ通信処理部４Ｂの要部
のブロック図である。また、第４図及び第５図はそれぞ
れこれらデータ通信処理部４Ａ、４Ｂ等の動作を説明す
るための各部信号の波形図である。
第２図に示されたマスター側のデータ通信処理部４Ａは
、１１ビツトのプリセッタブルシフトレジスタ４１，２
デ一タ入出力切換回路４２．制御コードデコーダ４３．
スタートビット発生回路４４、クロック制御回路４５．
クロックカウンタ４６で構成されている。また、第３図
に示されたスレーブ側のデータ通信処理部４Ｂはマスタ
ー側のスタートビット発生回路４４の代わりに、スター
トビット検出回路４７が設けられており、他はマスター
側と同様の構成となっている。
、１１ビツトのプリセッタブルシフトレジスタ４１，２
デ一タ入出力切換回路４２．制御コードデコーダ４３．
スタートビット発生回路４４、クロック制御回路４５．
クロックカウンタ４６で構成されている。また、第３図
に示されたスレーブ側のデータ通信処理部４Ｂはマスタ
ー側のスタートビット発生回路４４の代わりに、スター
トビット検出回路４７が設けられており、他はマスター
側と同様の構成となっている。
プリセッタフルシフトレジスタ４１は、クロック制御回
路４５からのクロック信号の立下りに同期して左から右
にシフト動作し、データを出力する。又、クロック信号
の立上りに同期してデータを入力する。
路４５からのクロック信号の立下りに同期して左から右
にシフト動作し、データを出力する。又、クロック信号
の立上りに同期してデータを入力する。
データ入出力切換４２は、制御コードデコーダ４３及び
クロックカウンタ４６のカウント値によりデータ入出力
端子ＳＩ／Ｓ○のデータの入出力の切換えを行なう。
クロックカウンタ４６のカウント値によりデータ入出力
端子ＳＩ／Ｓ○のデータの入出力の切換えを行なう。
制御コードデコーダ４３は、スレーブ側に対する制御コ
ードをデコードし、クロック制御回路４５及びデータ入
出力切換え回路４２に次の動作の指示を与える。
ードをデコードし、クロック制御回路４５及びデータ入
出力切換え回路４２に次の動作の指示を与える。
スタートビット発生回路４４は、スレーブ側に対し、デ
ータ通信の開始を示す信号を作り出す。
ータ通信の開始を示す信号を作り出す。
また、スレーブ側のスタートビット検出回路４７は、マ
スター側からのスタートビットを検出し、スレーブ側の
状態設定を行なう。
スター側からのスタートビットを検出し、スレーブ側の
状態設定を行なう。
クロックＩｎ回路４５は、クロックカウンタ４６及び制
御コードデコーダ４３からの指示を受け、プリセッタブ
ルシフトレジスタ４１に対し、シフトクロックを与えた
り、クロック端子ＳＣＫへの転送クロック信号ＣＫを制
御する。クロックカウンタ４６は、クロック信号発生回
路ＩＡからの基準クロック信号ＣＫｏＡ（原発振）及び
クロック端子ＳＣＫからの転送クロック信号ＧＫをカウ
ントし、クロック制御回路４５及びデータ入出力切換回
路４２に指示を与える。
御コードデコーダ４３からの指示を受け、プリセッタブ
ルシフトレジスタ４１に対し、シフトクロックを与えた
り、クロック端子ＳＣＫへの転送クロック信号ＣＫを制
御する。クロックカウンタ４６は、クロック信号発生回
路ＩＡからの基準クロック信号ＣＫｏＡ（原発振）及び
クロック端子ＳＣＫからの転送クロック信号ＧＫをカウ
ントし、クロック制御回路４５及びデータ入出力切換回
路４２に指示を与える。
今、マスター側のデータ処理部２Ａを、第４図に示すよ
うにＭＯ，Ｍｌ、Ｍ２．Ｍ３から成る４つのサイクルで
命令を実行するマイクロコンピュータとし、スレーブ側
のデータ処理部２Ｂを、不揮発性メモ！ｊ （ＥＥＰＲ
ＯＭ）とする。又、データ通信として転送クロックをマ
スターからのみ供給するものとする。
うにＭＯ，Ｍｌ、Ｍ２．Ｍ３から成る４つのサイクルで
命令を実行するマイクロコンピュータとし、スレーブ側
のデータ処理部２Ｂを、不揮発性メモ！ｊ （ＥＥＰＲ
ＯＭ）とする。又、データ通信として転送クロックをマ
スターからのみ供給するものとする。
まず、マスター側のプリセッタブルシフトレジスタ４１
に転送するデータ及びスレーブ側に対する制御コードを
データ処理部２Ａからのデータ操作命令で設定する。設
定するタイミングは、データセット信号ＤＳてあり、デ
ータ処理部２Ａの処理のＭ２のサイクル中に行なわれる
。
に転送するデータ及びスレーブ側に対する制御コードを
データ処理部２Ａからのデータ操作命令で設定する。設
定するタイミングは、データセット信号ＤＳてあり、デ
ータ処理部２Ａの処理のＭ２のサイクル中に行なわれる
。
プリセッタブルシフトレジスタ４１にデータが設定され
ると、次のＭ３サイクルのときに、転送開始信号ＴＳが
アクティブになり、転送が開始される。
ると、次のＭ３サイクルのときに、転送開始信号ＴＳが
アクティブになり、転送が開始される。
この転送開始信号ＴＳがアクティブになると、クロック
カウンタ４６は基準クロック信号０ＫｏＡをカウントし
、スタートビット発生回路４４でデータ入出力端子ＤＩ
／Ｄｏから基準クロック信号ＣＫ ＯＡの１周期分を高
レベルとして出力し、クロック端子ＳＣＫから基準クロ
ック信号ＣＫｏＡの１４５周期分を高レベルにして出力
する。これがスタートビットの発行である。
カウンタ４６は基準クロック信号０ＫｏＡをカウントし
、スタートビット発生回路４４でデータ入出力端子ＤＩ
／Ｄｏから基準クロック信号ＣＫ ＯＡの１周期分を高
レベルとして出力し、クロック端子ＳＣＫから基準クロ
ック信号ＣＫｏＡの１４５周期分を高レベルにして出力
する。これがスタートビットの発行である。
このスタートビットが発行されると、次にクロックカウ
ンタ４６のカウント値が“２″になったところからクロ
ック制御回路４５からプリセッタブルシフトレジスタ４
１にシフトクロックが供給され、データ入出力端子ＤＩ
／ＤＯから、転送データＤＯとしてスレーブ側に対する
制御コードから転送が開始される。これと同時に、基準
クロック信号ＣＫｏＡが転送クロック信号ＣＫとしてり
ｐツク端子ＳＣＫから出力される。
ンタ４６のカウント値が“２″になったところからクロ
ック制御回路４５からプリセッタブルシフトレジスタ４
１にシフトクロックが供給され、データ入出力端子ＤＩ
／ＤＯから、転送データＤＯとしてスレーブ側に対する
制御コードから転送が開始される。これと同時に、基準
クロック信号ＣＫｏＡが転送クロック信号ＣＫとしてり
ｐツク端子ＳＣＫから出力される。
スレーブ側のデータ処理部２ＢのＥＥＰＲＯＭに対する
制御コートとしては、アドレスの転送。
制御コートとしては、アドレスの転送。
書込みデータの転送、データの読出し、データの書込み
の４種類がある。これらに対し、スレーブ側はもちろん
、マスター側もデータ通信の手順を変える必要がある。
の４種類がある。これらに対し、スレーブ側はもちろん
、マスター側もデータ通信の手順を変える必要がある。
そこでそれぞれの制御コードに対して、プリセッタブル
シフトレジスタ４１にデータを設定すると同時に、制御
コードデコーダ４３で制御フードをデコードし、制御コ
ードをスレーブ側に転送した後の動作の切換えを行うよ
うにしている。
シフトレジスタ４１にデータを設定すると同時に、制御
コードデコーダ４３で制御フードをデコードし、制御コ
ードをスレーブ側に転送した後の動作の切換えを行うよ
うにしている。
第６図（ａ）〜（ｄ）にそれぞれの制御コードに対する
転送波形を示す。
転送波形を示す。
アドレス、書込みデータの転送は、そのままプリセッタ
ブルシフトレジスタ４１にシフトクロックを供給し、デ
ータを出力すれば良いが、スレーブ側のＥＥＦＲＯＭか
らデータを読出す場合には、制御フードを転送した後、
データ入出力切換回路４２は、プリセットシフトレジス
タ４１の出力を禁止し、逆にデータ入出力端子ＳＩ／Ｓ
ｏから入力されるスレーブ側のＥＥＦＲＯＭからのデー
タをプリセッタブルシフトレジスタ４１に供給する。
ブルシフトレジスタ４１にシフトクロックを供給し、デ
ータを出力すれば良いが、スレーブ側のＥＥＦＲＯＭか
らデータを読出す場合には、制御フードを転送した後、
データ入出力切換回路４２は、プリセットシフトレジス
タ４１の出力を禁止し、逆にデータ入出力端子ＳＩ／Ｓ
ｏから入力されるスレーブ側のＥＥＦＲＯＭからのデー
タをプリセッタブルシフトレジスタ４１に供給する。
又、データの書込みを行なう時には制御コードのみを設
定し制御フードを転送した後、プリセッタブルシフトレ
ジスタ４１へのシフトクロック及び転送クロックを停止
する。
定し制御フードを転送した後、プリセッタブルシフトレ
ジスタ４１へのシフトクロック及び転送クロックを停止
する。
マスター側はスレーブ側のＥＥＦＲＯＭが書込み中であ
るかどうかを、スレーブ側からのライトビジー信号を検
知することにより判断する。
るかどうかを、スレーブ側からのライトビジー信号を検
知することにより判断する。
スレーブ側は、第５図に示すように、マスター側からの
転送データＤＯ１転送クロック信号ＧＫによりスタート
ビットＳＢを検出すると、クロックカウンタ４６をリセ
ットし、転送クロック信号ＣＫの立上りでマスター側か
らのデータをプリセッタブルシフトレジスタ４１に取込
む。このとき初めに転送されてくる制御コートにより、
マスター側同様、次に行なう動作を切換える。
転送データＤＯ１転送クロック信号ＧＫによりスタート
ビットＳＢを検出すると、クロックカウンタ４６をリセ
ットし、転送クロック信号ＣＫの立上りでマスター側か
らのデータをプリセッタブルシフトレジスタ４１に取込
む。このとき初めに転送されてくる制御コートにより、
マスター側同様、次に行なう動作を切換える。
制御コードがアドレスならデータを受は取った後、次に
マスター側から読出しの制御コードがきても問題ないよ
うに、そのデータに対応するアドレスのデータをプリセ
ッタブルシフトレジスタ４１に読出しておく。
マスター側から読出しの制御コードがきても問題ないよ
うに、そのデータに対応するアドレスのデータをプリセ
ッタブルシフトレジスタ４１に読出しておく。
又、書込みの場合、制御コートを受は取ったら書込み中
であるライトビジー信号を出力する。
であるライトビジー信号を出力する。
読出しの場合、制御コードを受は取ると、データ入出力
切換回路４２はプリセッタブルシフトレジスタ４１に対
し、データ入出力端子ＳＩ／Ｓ。
切換回路４２はプリセッタブルシフトレジスタ４１に対
し、データ入出力端子ＳＩ／Ｓ。
からのデータを禁止し、逆にプリセッタブルシフトレジ
スタ４１の出力をデータ入出力端子ＳＩ／ＳＯに供給す
る。
スタ４１の出力をデータ入出力端子ＳＩ／ＳＯに供給す
る。
このようにしてデータのやりとりが行なわれるが、制御
コードを２ビツト、データを８ビツトとして考えた場合
、データ処理部２Ａ、２ＢのＭ３サイクルから転送を開
始しても転送クロック信号ＣＫ’＆して基本クロック信
号ＣＫ ＯＡ 、 ＣＫ ＯＢを使用するために、次の
命令実行サイクルのＭ１サイクルでデータのやりとりを
完了させることができる。
コードを２ビツト、データを８ビツトとして考えた場合
、データ処理部２Ａ、２ＢのＭ３サイクルから転送を開
始しても転送クロック信号ＣＫ’＆して基本クロック信
号ＣＫ ＯＡ 、 ＣＫ ＯＢを使用するために、次の
命令実行サイクルのＭ１サイクルでデータのやりとりを
完了させることができる。
従って、ＥＥＰＲＯＭに対するアドレス、書込みデータ
の設定はもちろんのこと、プリセッタブルシフトレジス
タ４１のＥＥＦＲＯＭから送られてきたデータの読出し
もデータをセットした時と同じタイミンクで行なわれる
ので、１つの半導体集積回路装置１００Ａの外部にある
にもかかわらす、ＥＥＰＲＯＭを内蔵しているかのよう
に扱うことが可能となる。また、従来例のように分周回
路５Ａ、５Ｂやバッファ回路６Ａ、６．ｌ］が不要とな
り、ハードウェア量を低減することができる。
の設定はもちろんのこと、プリセッタブルシフトレジス
タ４１のＥＥＦＲＯＭから送られてきたデータの読出し
もデータをセットした時と同じタイミンクで行なわれる
ので、１つの半導体集積回路装置１００Ａの外部にある
にもかかわらす、ＥＥＰＲＯＭを内蔵しているかのよう
に扱うことが可能となる。また、従来例のように分周回
路５Ａ、５Ｂやバッファ回路６Ａ、６．ｌ］が不要とな
り、ハードウェア量を低減することができる。
第７図は本発明の第２の実施例を示すブロック図である
。
。
本実施例は、データ通信処理部４にマスター機能及びス
レーブを持たせたものであり、第１の実施例との相違点
は、スタートビット生成・検出回路４０をもち、クロッ
クカウンタ４６．クロック制御回路４５の入力を、送信
時と受信時とで、クロック信号発生回路１からの基本ク
ロック信号ＣＫ０とクロック端子ＳＣＫからの転送クロ
ック信号ＣＫとを切換えるために、ＲＳラッチ回路４８
とクロック切替回路４９とを持っていることである。こ
のＲＳラッチ回路４８は、スタートビット生成・検出回
路４０で検出したマスター側からのスタートビットでセ
ットされ、クロックカウンタ４６からの受信終了を示す
信号によりリセットされる。
レーブを持たせたものであり、第１の実施例との相違点
は、スタートビット生成・検出回路４０をもち、クロッ
クカウンタ４６．クロック制御回路４５の入力を、送信
時と受信時とで、クロック信号発生回路１からの基本ク
ロック信号ＣＫ０とクロック端子ＳＣＫからの転送クロ
ック信号ＣＫとを切換えるために、ＲＳラッチ回路４８
とクロック切替回路４９とを持っていることである。こ
のＲＳラッチ回路４８は、スタートビット生成・検出回
路４０で検出したマスター側からのスタートビットでセ
ットされ、クロックカウンタ４６からの受信終了を示す
信号によりリセットされる。
この実施例では、全てがマスターとして、またスレーブ
として動作することができるという利点がある。
として動作することができるという利点がある。
以上説明したように本発明は、データ通信処理部の動作
クロックとして、データ処理部の動作クロックの基本ク
ロック（原発振クロック）を使用する構成とすることに
より、マスター側の１つの命令実行サイクルと対応する
期間中にデータのやり取りを行うことができるので、デ
ータ処理速度を速くすることができ、外部にあるメモリ
装置等もあたかも内蔵しているかのように扱うことがで
きる効果があり、かつハードウェア量を低減することが
できる効果がある。
クロックとして、データ処理部の動作クロックの基本ク
ロック（原発振クロック）を使用する構成とすることに
より、マスター側の１つの命令実行サイクルと対応する
期間中にデータのやり取りを行うことができるので、デ
ータ処理速度を速くすることができ、外部にあるメモリ
装置等もあたかも内蔵しているかのように扱うことがで
きる効果があり、かつハードウェア量を低減することが
できる効果がある。
第１図は本発明の第１の実施例を適用してデータ通信シ
ステムを構築したときのブロック図、第２図及び第３図
はそれぞれ第１図に示された実施例のマスター側及びス
レーブ側のデータ通信処理部の内部構成を示すブロック
図、第４図〜第６図は第１図に示された実施例の動作を
説明するための各部信号の波形図、第７図は本発明の第
２の実施例のデータ通信処理部の内部構成を示すブロッ
ク図、第８図は従来の半導体集積回路装置を適用してデ
ータ通信システムを構築した２きのブロック図である。 ■Ａ、ＩＢ・・・・・・クロック信号発生回路、２Ａ、
２Ｂ・・・・・・データ処理部、３．３Ａ、３Ｂ・
・・・・・内部バス、４．４Ａ〜４Ｄ・・・・・・デー
タ通信処理部、５Ａ、 ５Ｂ・旧・・分周回路、６Ａ
、６Ｂ・・・・・・バッファ回路、４ｏ・・川・スター
トビット生成・検出回路、４１・・・・・・プリセッタ
ブルシフトレジスタ、４２・旧・・データ入出力切換回
路、４３・・・・・・制御コードデコーダ、４４・・・
・・・スタートビット発生回路、４５・旧・・クロック
制御回路、４６・・・・・クロックカウンタ、４７・・
・・・・スタートビット検圧回路、４８・・・・・・Ｒ
Ｓラッチ回路、４９・・・・・・クロック切換回路、１
ｏｏＡ〜１ｏｏＤ・・・・・半導体集積回路装置。 代理人 弁理士 内 原 晋 月６図 出７図
ステムを構築したときのブロック図、第２図及び第３図
はそれぞれ第１図に示された実施例のマスター側及びス
レーブ側のデータ通信処理部の内部構成を示すブロック
図、第４図〜第６図は第１図に示された実施例の動作を
説明するための各部信号の波形図、第７図は本発明の第
２の実施例のデータ通信処理部の内部構成を示すブロッ
ク図、第８図は従来の半導体集積回路装置を適用してデ
ータ通信システムを構築した２きのブロック図である。 ■Ａ、ＩＢ・・・・・・クロック信号発生回路、２Ａ、
２Ｂ・・・・・・データ処理部、３．３Ａ、３Ｂ・
・・・・・内部バス、４．４Ａ〜４Ｄ・・・・・・デー
タ通信処理部、５Ａ、 ５Ｂ・旧・・分周回路、６Ａ
、６Ｂ・・・・・・バッファ回路、４ｏ・・川・スター
トビット生成・検出回路、４１・・・・・・プリセッタ
ブルシフトレジスタ、４２・旧・・データ入出力切換回
路、４３・・・・・・制御コードデコーダ、４４・・・
・・・スタートビット発生回路、４５・旧・・クロック
制御回路、４６・・・・・クロックカウンタ、４７・・
・・・・スタートビット検圧回路、４８・・・・・・Ｒ
Ｓラッチ回路、４９・・・・・・クロック切換回路、１
ｏｏＡ〜１ｏｏＤ・・・・・半導体集積回路装置。 代理人 弁理士 内 原 晋 月６図 出７図
Claims (1)
- 【特許請求の範囲】 １、基準クロック信号を発生するクロック信号発生回路
と、前記基準クロック信号に従って、供給されたデータ
に対し所定の処理を行い、処理されたデータ及びデータ
処理の内容を指定する制御コードの少なくとも一方を出
力するデータ処理部と、前記基準クロック信号及び制御
コードに従って前記データ処理部からのデータ、制御コ
ード及び前記基準クロック信号を外部へ転送し、外部か
ら転送してきたデータを外部から転送してきた転送クロ
ック信号に従って取込み前記基準クロック信号に従って
前記データ処理部へ供給するマスター機能、並びに外部
から転送してきた転送クロック信号及び制御コードに従
って外部から転送してきたデータを取込み前記データ処
理部へ供給し、前記基準クロック信号に従って前記デー
タ処理部からのデータ及び前記基準クロック信号を外部
へ転送するスレーブ機能の少なくとも一方を備えたデー
タ通信処理部とを有することを特徴とする半導体集積回
路装置。 ２、データ通信処理部により、データ処理部の１つのデ
ータ処理サイクルと対応する期間内で少なくとも１単位
の制御コード及びデータを転送するようにした請求項１
記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215566A JP2778222B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体集積回路装置 |
| DE69128268T DE69128268T2 (de) | 1990-08-15 | 1991-08-16 | Mikrocomputer mit einer Übertragungseinheit für serielle Daten |
| EP91113797A EP0471382B1 (en) | 1990-08-15 | 1991-08-16 | Microcomputer including serial data communication unit |
| US08/347,157 US5507001A (en) | 1990-08-15 | 1994-11-23 | Microcomputer including CPU and serial data communication unit operating in synchronism |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215566A JP2778222B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0497472A true JPH0497472A (ja) | 1992-03-30 |
| JP2778222B2 JP2778222B2 (ja) | 1998-07-23 |
Family
ID=16674556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215566A Expired - Fee Related JP2778222B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5507001A (ja) |
| EP (1) | EP0471382B1 (ja) |
| JP (1) | JP2778222B2 (ja) |
| DE (1) | DE69128268T2 (ja) |
Cited By (2)
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-
1990
- 1990-08-15 JP JP2215566A patent/JP2778222B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-16 EP EP91113797A patent/EP0471382B1/en not_active Expired - Lifetime
- 1991-08-16 DE DE69128268T patent/DE69128268T2/de not_active Expired - Fee Related
-
1994
- 1994-11-23 US US08/347,157 patent/US5507001A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0471382B1 (en) | 1997-11-26 |
| DE69128268T2 (de) | 1998-07-09 |
| EP0471382A3 (en) | 1992-04-01 |
| DE69128268D1 (de) | 1998-01-08 |
| US5507001A (en) | 1996-04-09 |
| EP0471382A2 (en) | 1992-02-19 |
| JP2778222B2 (ja) | 1998-07-23 |
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Legal Events
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