JPH03214275A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03214275A JPH03214275A JP9010190A JP1019090A JPH03214275A JP H03214275 A JPH03214275 A JP H03214275A JP 9010190 A JP9010190 A JP 9010190A JP 1019090 A JP1019090 A JP 1019090A JP H03214275 A JPH03214275 A JP H03214275A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１産業上の利用分野〕
この発明は、命令空間とデータ空間とを別個のメモリ空
間上に有する、半導体集積回路に関するものである。
間上に有する、半導体集積回路に関するものである。
１従来の技術］
第６図は従来のこの種の半導体集積回路のシ；テム構成
の一例を示す図であり、図において、１はデジタル信号
処理ブロセソサ、２は外部命令ノモリ、３は外部データ
メモリ、４はクロンク発列器、ＣＬＫはクロノク入力端
子、ＩＡＤは命令フドレス出力端子、ＩＤＡは命令入力
端子、ＤＡ［はデータアドレス出力端子、ＤＤＡはデー
タ人ｄ力端子、ＲＤはデータリード信号出力端子、ＷＦ
ｉはデータライト信号出力端子である。
の一例を示す図であり、図において、１はデジタル信号
処理ブロセソサ、２は外部命令ノモリ、３は外部データ
メモリ、４はクロンク発列器、ＣＬＫはクロノク入力端
子、ＩＡＤは命令フドレス出力端子、ＩＤＡは命令入力
端子、ＤＡ［はデータアドレス出力端子、ＤＤＡはデー
タ人ｄ力端子、ＲＤはデータリード信号出力端子、ＷＦ
ｉはデータライト信号出力端子である。
また、第７図は第６図におけるデジタル信号外．理プロ
セノサの簡略な内部ブロソク図であり、５１はプログラ
ムカウンタ、５２は内部命令メモリ５３は命令レジスタ
、５４はアドレスレジスタ、５５は内部データメモリ、
６０は命令アドレスバス、６１は命令パス、６２はデー
タアドレスバス６３はデータバスである。
セノサの簡略な内部ブロソク図であり、５１はプログラ
ムカウンタ、５２は内部命令メモリ５３は命令レジスタ
、５４はアドレスレジスタ、５５は内部データメモリ、
６０は命令アドレスバス、６１は命令パス、６２はデー
タアドレスバス６３はデータバスである。
次に動作について説明する。
命令空間について、外部命令メモリ２をアクセスする場
合は、まずプログラムカウンタ５ｌが示ス命令アドレス
ＩＡを命令アドレスバス６ｏに出力する。次に命令アド
レス出力ＩＡＤにより外部命令メモリ２から命令Ｉを命
令人力ＩＤ？を通して命令バス６１に取り込み、命令レ
ジスタ５３で保持する。内部命令メモリ５２をアクセス
する場合は命令アドレスＩＡが示す内部命令メモリ５２
のデータを命令レジスタ５３に保持する。
合は、まずプログラムカウンタ５ｌが示ス命令アドレス
ＩＡを命令アドレスバス６ｏに出力する。次に命令アド
レス出力ＩＡＤにより外部命令メモリ２から命令Ｉを命
令人力ＩＤ？を通して命令バス６１に取り込み、命令レ
ジスタ５３で保持する。内部命令メモリ５２をアクセス
する場合は命令アドレスＩＡが示す内部命令メモリ５２
のデータを命令レジスタ５３に保持する。
データ空間については命令レジスタ５３の保持している
命令内容に従ってアドレスレジスタ５４の保持するアド
レスＡの示すデータＤのやりとりを行う。外部データメ
モリ３をアクセスする場合はアドレスＡをデータアドレ
スハ゛ス６２に出力する。データアドレス出力ＤＡＤに
より外部データメモリ３をアクセスし、データＤを入出
力ＤＤＡを通してデータバス６３とやりとりする。また
、内部データメモリ５５をアクセスする場合は、アドレ
スＡの示す内部データメモリ５５のデータＤ′をデータ
パス６３に出力するかあるいはデータバス６３から入力
する。
命令内容に従ってアドレスレジスタ５４の保持するアド
レスＡの示すデータＤのやりとりを行う。外部データメ
モリ３をアクセスする場合はアドレスＡをデータアドレ
スハ゛ス６２に出力する。データアドレス出力ＤＡＤに
より外部データメモリ３をアクセスし、データＤを入出
力ＤＤＡを通してデータバス６３とやりとりする。また
、内部データメモリ５５をアクセスする場合は、アドレ
スＡの示す内部データメモリ５５のデータＤ′をデータ
パス６３に出力するかあるいはデータバス６３から入力
する。
以上のように、命令空間とデータ空間を異にした構成の
マイクロブロセンサは命令空間の処理とデータ空間の処
理を各々の空間のバスを用いで並行して実行できるため
にバスの競合がなく、高速で実時間処理の必要なデジタ
ル信号処理プロセッサなどで用いられている。
マイクロブロセンサは命令空間の処理とデータ空間の処
理を各々の空間のバスを用いで並行して実行できるため
にバスの競合がなく、高速で実時間処理の必要なデジタ
ル信号処理プロセッサなどで用いられている。
上記のような従来の半導体集積回路では、命令空間とデ
ータ空間を異なって有することで、高速動作を可能とし
ている。ところが、外部命令空間とデータ空間をアクセ
スするためのアドレスピン及びデータピンを各々の空間
に対して設ける必要があり、ピンが多数必要であるとい
う問題点があった。また、ユーザによっては外部のデー
タメモリが不要であったり、命令が内部の命令メモリで
充分であったりする等の場合があり、このような場合そ
れぞれのビンが不要でコスト高となる。
ータ空間を異なって有することで、高速動作を可能とし
ている。ところが、外部命令空間とデータ空間をアクセ
スするためのアドレスピン及びデータピンを各々の空間
に対して設ける必要があり、ピンが多数必要であるとい
う問題点があった。また、ユーザによっては外部のデー
タメモリが不要であったり、命令が内部の命令メモリで
充分であったりする等の場合があり、このような場合そ
れぞれのビンが不要でコスト高となる。
この発明は、上記のような問題点を解消するためになさ
れたもので、命令空間とデータ空間を異にした構成をと
りながら、少ない外部ピン数でその利点を生かすことが
できる半導体集積回路を得ることを目的とする。
れたもので、命令空間とデータ空間を異にした構成をと
りながら、少ない外部ピン数でその利点を生かすことが
できる半導体集積回路を得ることを目的とする。
この発明の第１の発明に係る半導体集積回路は、命令ア
ドレスパスとデータアドレスバスを選択する第１の選択
回路と、命令バスとデータパスを選択する第２の選択回
路とを設け、外部ピンを命令空間とデータ空間について
共用するようにしたものである。
ドレスパスとデータアドレスバスを選択する第１の選択
回路と、命令バスとデータパスを選択する第２の選択回
路とを設け、外部ピンを命令空間とデータ空間について
共用するようにしたものである。
また、この発明の第２及び第３の発明においては、上記
第１及び第２の選択回路によるバスの切換えを行なうか
否かを、外部命令記憶手段を用いるか否かを設定する第
１の入力端子及び外部データ記憶装置を用いるか否かを
設定する第２の入力端子からの入力値により設定するか
、あるいは本集積回路装置の命令により設定され、上記
第１及び第２の入力端子と同様の機能を有する第１及び
第２の制御ビットにより設定するようにしたものである
。
第１及び第２の選択回路によるバスの切換えを行なうか
否かを、外部命令記憶手段を用いるか否かを設定する第
１の入力端子及び外部データ記憶装置を用いるか否かを
設定する第２の入力端子からの入力値により設定するか
、あるいは本集積回路装置の命令により設定され、上記
第１及び第２の入力端子と同様の機能を有する第１及び
第２の制御ビットにより設定するようにしたものである
。
この発明の第１の発明における半導体集積回路では、Ｉ
ＳＩの選択回路で命令のアドレスバスとデ一夕のアドレ
スバスが選択され、第２の選択回路で命令バスとデータ
パスが選択されるので、命令空間とデータ空間とで共通
のバスを時分割で使用でき、少ない外部ビンで命令空間
とデータ空間のアドレスおよび命令とデータ自身の入出
力が可能である。
ＳＩの選択回路で命令のアドレスバスとデ一夕のアドレ
スバスが選択され、第２の選択回路で命令バスとデータ
パスが選択されるので、命令空間とデータ空間とで共通
のバスを時分割で使用でき、少ない外部ビンで命令空間
とデータ空間のアドレスおよび命令とデータ自身の入出
力が可能である。
また、この発明の第２及び第３の発明においては、第１
の入力端子あるいは第１の制御ビノトにより外部命令記
憶装置を用いるか否かが設定され、第２の入力端子ある
いは第２の制御ビットにより外部データ記憶装置を用い
るか否かが設定され、この第１の入力端子あるいは第１
の制御ビット及び第２の入力端子あるいは第２の制御ビ
ットにより第１及び第２の選択回路が選択動作を行なう
か否かが制御されるので、外部メモリ対応や内部メモリ
対応等の多数の品種開発を行なうことなく、１品種で対
応できるものが得られる。
の入力端子あるいは第１の制御ビノトにより外部命令記
憶装置を用いるか否かが設定され、第２の入力端子ある
いは第２の制御ビットにより外部データ記憶装置を用い
るか否かが設定され、この第１の入力端子あるいは第１
の制御ビット及び第２の入力端子あるいは第２の制御ビ
ットにより第１及び第２の選択回路が選択動作を行なう
か否かが制御されるので、外部メモリ対応や内部メモリ
対応等の多数の品種開発を行なうことなく、１品種で対
応できるものが得られる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路を示し
、ここでは、デジタル信号処理プロセッサに通用した場
合のシステム構成を示す。図において、１はデジタル信
号処理プロセッサ、２は外部命令メモリ、３は外部デー
タメモリ、４はクロンク発生器、５．６はアドレスレジ
スタ、７．８はデータレジスタ、９はインバータである
。また、ＡＤＤＲはアドレス出力端子、ＤＡＴＡはデー
タ入出力端子、ＤＡＬはデータアドレスラ・ノチ信号端
子、ＪＡＬは命令アドレスラッチ信号端子、Ｉ／Ｕは命
令データ切換信号端子、Ｒ／Ｗはデータリードライト制
御端子、ＣＬＫはクロック入力端子、ＥＩＭは外部命令
空間使用信号端子、ＥＤＭは外部データ空間使用信号端
子である。
、ここでは、デジタル信号処理プロセッサに通用した場
合のシステム構成を示す。図において、１はデジタル信
号処理プロセッサ、２は外部命令メモリ、３は外部デー
タメモリ、４はクロンク発生器、５．６はアドレスレジ
スタ、７．８はデータレジスタ、９はインバータである
。また、ＡＤＤＲはアドレス出力端子、ＤＡＴＡはデー
タ入出力端子、ＤＡＬはデータアドレスラ・ノチ信号端
子、ＪＡＬは命令アドレスラッチ信号端子、Ｉ／Ｕは命
令データ切換信号端子、Ｒ／Ｗはデータリードライト制
御端子、ＣＬＫはクロック入力端子、ＥＩＭは外部命令
空間使用信号端子、ＥＤＭは外部データ空間使用信号端
子である。
第２図は第１図におけるデジタル信号処理プロセッサの
内部ブロック図であり、５１はプログラムカウンタ、５
２は内部命令メモリ、５３は命令レジスタ、５４はアド
レスレジスタ、５５は内部データメモリ、５６はアドレ
スバス選択回路、５７はデータパス選択回路、５８は各
制御信号を生成ｔるコントロール回路、６０は命令アド
レスバス、６１は命令バス、６２はデータアドレスバス
、６３はデータパスである。なお、アドレスバス選択回
路５６およびデータパス選択回路５７は命令メモリおよ
びデータメモリを共に外部メモリを用いるときには動作
マシンサイクルの半サイクル毎にパスを切換え、命令メ
モリおよびデータメモリの一方のみ外部メモリを用いる
ときにはその外部メモリを用いている側の選択回路だけ
が動作マシンサイクルの半サイクル毎にバスを切換え、
他方の選択回路は出力がトライステート状態となってお
り、切換えは行なわないというものである。
内部ブロック図であり、５１はプログラムカウンタ、５
２は内部命令メモリ、５３は命令レジスタ、５４はアド
レスレジスタ、５５は内部データメモリ、５６はアドレ
スバス選択回路、５７はデータパス選択回路、５８は各
制御信号を生成ｔるコントロール回路、６０は命令アド
レスバス、６１は命令バス、６２はデータアドレスバス
、６３はデータパスである。なお、アドレスバス選択回
路５６およびデータパス選択回路５７は命令メモリおよ
びデータメモリを共に外部メモリを用いるときには動作
マシンサイクルの半サイクル毎にパスを切換え、命令メ
モリおよびデータメモリの一方のみ外部メモリを用いる
ときにはその外部メモリを用いている側の選択回路だけ
が動作マシンサイクルの半サイクル毎にバスを切換え、
他方の選択回路は出力がトライステート状態となってお
り、切換えは行なわないというものである。
第３図は第２図のデジタル信号処理プロセッサの動作タ
イミング図である。
イミング図である。
次に動作について説明する。
まず外部命令空間と外部データ空間の両方を用いる場合
について説明する。この場合、外部命令空間使用信号端
子ＥＩＭと外部データ空間使用信号端子ＥＤＭを共に゛
Ｈ゛に設定し、外部命令メモリ及び外部データメモリを
使用するモードにする。次にプログラムカウンタ５１が
示す命令アドレスＩＡを命令アドレスバス６０に出力す
る。命令アドレスＩＡはアドレスバス選択回路５６によ
り第３図に示すような期間、動作マシンサイクルＮ，Ｎ
＋１， ・・・の前半にアドレス出力端子ＡＤＤＲに出
力する。命令アドレスＩＡは命令アドレスランチ信号端
子ＩＡＬの出力するランチ信号によりアドレスレジスタ
５で一旦保持した後、外部命令メモリ２をアクセスする
。外部命令メモリ２から出力した命令Ｉはその動作マシ
ンサイクルの後半に命令データ切換信号端子Ｉ／Ｕによ
りデータレジスタ７で保持した後、データ入出力端子Ｄ
ＡＴＡに出力する。取り込んだ命令Ｉはデータパス選択
回路５７で選択して命令バス６１に出力し、命令レジス
タ５３で保持する。
について説明する。この場合、外部命令空間使用信号端
子ＥＩＭと外部データ空間使用信号端子ＥＤＭを共に゛
Ｈ゛に設定し、外部命令メモリ及び外部データメモリを
使用するモードにする。次にプログラムカウンタ５１が
示す命令アドレスＩＡを命令アドレスバス６０に出力す
る。命令アドレスＩＡはアドレスバス選択回路５６によ
り第３図に示すような期間、動作マシンサイクルＮ，Ｎ
＋１， ・・・の前半にアドレス出力端子ＡＤＤＲに出
力する。命令アドレスＩＡは命令アドレスランチ信号端
子ＩＡＬの出力するランチ信号によりアドレスレジスタ
５で一旦保持した後、外部命令メモリ２をアクセスする
。外部命令メモリ２から出力した命令Ｉはその動作マシ
ンサイクルの後半に命令データ切換信号端子Ｉ／Ｕによ
りデータレジスタ７で保持した後、データ入出力端子Ｄ
ＡＴＡに出力する。取り込んだ命令Ｉはデータパス選択
回路５７で選択して命令バス６１に出力し、命令レジス
タ５３で保持する。
データ空間については命令レジスタ５３の保持している
命令内容に従ってアドレスレジスタ５４の示すアドレス
Ａに対応するデータのやりとりを行う。アドレスＡはデ
ータアドレスパス６２を通一でアドレスパス選択回路５
６に入力し、第３図に示すような動作マシンサイクルの
後半の間、アドレス出力端子ＡＤＤＲに出力する。その
後、データアドレスランチ信号端子ＤＡＬの出力するラ
ッチ信号によりアドレスレジスタ６で一旦保持し、外部
データメモリ３をアクセスする。データリードライト制
御端子Ｒ／Ｗが゛Ｈ”の外部メモリ読み出し時には、外
部データメモリ３から出力したデータＤはその次の動作
マシンサイクルの前半に命令データ切換信号端子１／Ｄ
によりデータレジスタ８で保持した後、データ入出力端
子ＤＡＴＡに出力する。取り込んだデータＤはデータパ
ス選択回路５７で選択してデータバス６３に出力する。
命令内容に従ってアドレスレジスタ５４の示すアドレス
Ａに対応するデータのやりとりを行う。アドレスＡはデ
ータアドレスパス６２を通一でアドレスパス選択回路５
６に入力し、第３図に示すような動作マシンサイクルの
後半の間、アドレス出力端子ＡＤＤＲに出力する。その
後、データアドレスランチ信号端子ＤＡＬの出力するラ
ッチ信号によりアドレスレジスタ６で一旦保持し、外部
データメモリ３をアクセスする。データリードライト制
御端子Ｒ／Ｗが゛Ｈ”の外部メモリ読み出し時には、外
部データメモリ３から出力したデータＤはその次の動作
マシンサイクルの前半に命令データ切換信号端子１／Ｄ
によりデータレジスタ８で保持した後、データ入出力端
子ＤＡＴＡに出力する。取り込んだデータＤはデータパ
ス選択回路５７で選択してデータバス６３に出力する。
データリードライト制御端子Ｒ／Ｗが“Ｌ゛の外部メモ
リ書き込み時は、読み出し時と同様のタイミングで、デ
ータバス６３からデータパス選択回路５７．データ入出
力端子ＤＡＴＡ，データレジスタ８を通してデータを外
部データメモリ３に書き込む。
リ書き込み時は、読み出し時と同様のタイミングで、デ
ータバス６３からデータパス選択回路５７．データ入出
力端子ＤＡＴＡ，データレジスタ８を通してデータを外
部データメモリ３に書き込む。
外部データ空間のみ用いる場合は、外部命令空間使用信
号端子ＥＩＭを′Ｌ゜に設定し、かつ外部データ空間使
用信号端子ＥＤＭを“Ｈ“に設定する。第４図はその時
のシステム構成図、第５図は第４図のシステム構成時の
動作タイミング図である。
号端子ＥＩＭを′Ｌ゜に設定し、かつ外部データ空間使
用信号端子ＥＤＭを“Ｈ“に設定する。第４図はその時
のシステム構成図、第５図は第４図のシステム構成時の
動作タイミング図である。
アドレスレジスタ５４の保持するアドレスＡをデータア
ドレスバス６２を通してアドレスバス選択回路５６に入
力し、第５図に示すような動作マシンサイクルの後半と
次の動作マシンサイクルの前半にアドレス出力端子ＡＤ
ＤＲに出力する。データリードライト制御端子Ｒ／Ｗに
よって外部メモリ読み出し時には、外部データメモリ３
から出力したデータＤはその次の動作マシンサイクルの
前半にデータ入出力端子ＤＡＴＡに出力する。取り込ん
だデータＤはデータパス選択回路５７で選択し、データ
バス６３に出力する。外部メモリ書き込み時は読み出し
時と同様のタイミングで、データバス６３からデータパ
ス選択回路５７を通して外部データメモリ３に書き込む
。
ドレスバス６２を通してアドレスバス選択回路５６に入
力し、第５図に示すような動作マシンサイクルの後半と
次の動作マシンサイクルの前半にアドレス出力端子ＡＤ
ＤＲに出力する。データリードライト制御端子Ｒ／Ｗに
よって外部メモリ読み出し時には、外部データメモリ３
から出力したデータＤはその次の動作マシンサイクルの
前半にデータ入出力端子ＤＡＴＡに出力する。取り込ん
だデータＤはデータパス選択回路５７で選択し、データ
バス６３に出力する。外部メモリ書き込み時は読み出し
時と同様のタイミングで、データバス６３からデータパ
ス選択回路５７を通して外部データメモリ３に書き込む
。
なお、外部命令空間のみ用いる場合も、外部データ空間
のみ用いる場合と同様なシステム構成で外部命令空間を
アクセスする。
のみ用いる場合と同様なシステム構成で外部命令空間を
アクセスする。
このように、本実施例では、命令とデータ空間のアドレ
スを設定するアドレス出力ピンと、命令とデータをやり
とりするデータ入出力ビンを共用にし、動作マシンサイ
クルを命令アクセスとデータアクセスの２つに時分割し
て動作するよう構成したことにより、命令空間とデータ
空間とで外部ピンを共用しながら、外部メモリアクセス
の低下をなくすことが可能となっている。
スを設定するアドレス出力ピンと、命令とデータをやり
とりするデータ入出力ビンを共用にし、動作マシンサイ
クルを命令アクセスとデータアクセスの２つに時分割し
て動作するよう構成したことにより、命令空間とデータ
空間とで外部ピンを共用しながら、外部メモリアクセス
の低下をなくすことが可能となっている。
また、外部メモリ対応や内部メモリのみ対応可能の品種
といった多数の品種開発を行わずに１品種で対応できる
効果がある。
といった多数の品種開発を行わずに１品種で対応できる
効果がある。
さらに、上記実施例のように、バスの切換えを行なうか
否かの選択を外部信号により行なうのではなく、第７図
．第８図に示すように、本半導体集積回路自身の命令に
よりセットされるビットにより切換えるようにしてもよ
《、上記実施例と同様の効果を奏する。
否かの選択を外部信号により行なうのではなく、第７図
．第８図に示すように、本半導体集積回路自身の命令に
よりセットされるビットにより切換えるようにしてもよ
《、上記実施例と同様の効果を奏する。
この第７図．第８図の実施例の動作，構成は第１図，第
２図に示すものと殆ど同様であり、かつそのタイムチャ
ートも第３図と同様であるので、以下その相違点につい
てのみ説明する。
２図に示すものと殆ど同様であり、かつそのタイムチャ
ートも第３図と同様であるので、以下その相違点につい
てのみ説明する。
第７図において、１００は外部命令空間制御ビット、１
０１は外部データ空間制御ビットである。
０１は外部データ空間制御ビットである。
この第７図の装置において、外部命令空間と外部データ
空間の両方を用いる場合、まず、デジタル信号処理プロ
セッサ１のチップのリセット後に外部空間の制御を行う
命令により、外部命令空間制御ビ７｝１００と外部デジ
タル空間制御ビ・７｝１０１を“Ｈ゛に設定する。次に
プログラムカウンタ５１の命令アドレスＩＡを命令アド
レスバス６０に出力する。これ以後の動作は第１図と全
く同様であり、これにより、外部からの指令信号によら
ず、自己の命令によりバスの選択を行なうか否かを制御
できる。
空間の両方を用いる場合、まず、デジタル信号処理プロ
セッサ１のチップのリセット後に外部空間の制御を行う
命令により、外部命令空間制御ビ７｝１００と外部デジ
タル空間制御ビ・７｝１０１を“Ｈ゛に設定する。次に
プログラムカウンタ５１の命令アドレスＩＡを命令アド
レスバス６０に出力する。これ以後の動作は第１図と全
く同様であり、これにより、外部からの指令信号によら
ず、自己の命令によりバスの選択を行なうか否かを制御
できる。
また、この第７図，第８図の実施例においても、第１図
．第２図の実施例と同様に、外部データ空間，外部命令
空間のいずれか一方のみを用いることができることは言
うまでもない。
．第２図の実施例と同様に、外部データ空間，外部命令
空間のいずれか一方のみを用いることができることは言
うまでもない。
Ｃ発明の効果〕
以上のように、この発明に係る半導体集積回路によれば
、高速化のために命令空間とデータ空間とを別にした構
成の半導体集積回路において、外部ビンを命令空間とデ
ータ空間で共用し、時分割で動作させるようにしたので
、命令空間とデータ空間を異なって持つことによる高速
性を損なうことなく、外部メモリアクセスの効率の低下
もほとんどなく、ビン数を減らすことができる。
、高速化のために命令空間とデータ空間とを別にした構
成の半導体集積回路において、外部ビンを命令空間とデ
ータ空間で共用し、時分割で動作させるようにしたので
、命令空間とデータ空間を異なって持つことによる高速
性を損なうことなく、外部メモリアクセスの効率の低下
もほとんどなく、ビン数を減らすことができる。
また、外部メモリ対応や内部メモリのみ対応可能の品種
といった多数の品種開発を行わずに１品種で対応できる
効果がある。
といった多数の品種開発を行わずに１品種で対応できる
効果がある。
第１図は本発明の一実施例による半導体集積回路のシス
テム構成図、第２図は第１図における本発明の一実施例
の内部ブロック図、第３図は第１図のシステム構成時の
動作タイミング図、第４図は第１図の実施例において外
部命令空間を用いない場合のシステム構成図、第５図は
第４図のシステム構成時のタイミング図、第６図は従来
の半導体集積回路を用いたシステム構成図、第７図は従
来の半導体集積回路の内部プロノク図である。 第８図は本発明の他の実施例による半導体集積回路のシ
ステム構成図、第９図は第８図における内部ブロック図
である。 図において、ｌはデジタル信号処理プロセッサ、２は外
部命令メモリ、３は外部データメモリ、４はクロック発
生器、５．６はアドレスレジスタ、７．８はデータレジ
スタ、５１はプログラムカウンタ、５２は内部命令メモ
リ、５３は命令レジスタ、５４はアドレスレジスタ、５
５は内部データメモリ、５６はアドレスバス選択回路、
５７はデータバス選択回路、５８はコントロール回路、
６０は命令アドレスバス、６１は命令バス、６２はデー
タアドレスバス、６３はデータパス、１００は外部命令
空間制御ビント、１０１は外部データ空間制御ビノトで
ある。 なお図中同一符号は同一又は相当部分を示す。
テム構成図、第２図は第１図における本発明の一実施例
の内部ブロック図、第３図は第１図のシステム構成時の
動作タイミング図、第４図は第１図の実施例において外
部命令空間を用いない場合のシステム構成図、第５図は
第４図のシステム構成時のタイミング図、第６図は従来
の半導体集積回路を用いたシステム構成図、第７図は従
来の半導体集積回路の内部プロノク図である。 第８図は本発明の他の実施例による半導体集積回路のシ
ステム構成図、第９図は第８図における内部ブロック図
である。 図において、ｌはデジタル信号処理プロセッサ、２は外
部命令メモリ、３は外部データメモリ、４はクロック発
生器、５．６はアドレスレジスタ、７．８はデータレジ
スタ、５１はプログラムカウンタ、５２は内部命令メモ
リ、５３は命令レジスタ、５４はアドレスレジスタ、５
５は内部データメモリ、５６はアドレスバス選択回路、
５７はデータバス選択回路、５８はコントロール回路、
６０は命令アドレスバス、６１は命令バス、６２はデー
タアドレスバス、６３はデータパス、１００は外部命令
空間制御ビント、１０１は外部データ空間制御ビノトで
ある。 なお図中同一符号は同一又は相当部分を示す。
Claims (3)
- （１）命令空間とデータ空間とを異なって有し、前記命
令空間のアドレスを転送する第１のアドレスバスと、 前記データ空間のアドレスを転送する第２のアドレスバ
スと、 前記命令空間の命令を転送する命令バスと、前記データ
空間のデータをやりとりするデータバスとを有する半導
体集積回路において、 前記第１及び第２のアドレスバスを選択する第１の選択
手段と、 前記命令バス及び前記データバスを選択する第２の選択
手段とを備えたことを特徴とする半導体集積回路。 - （２）外部命令記憶手段を用いるか否かを設定する第１
の入力端子と、 外部データ記憶装置を用いるか否かを設定する第２の入
力端子とを備え、 前記第１及び第２の選択手段は前記第１及び第２の入力
端子の入力値に応じてバスの選択動作を行うか否かを決
定することを特徴とする請求項１記載の半導体集積回路
。 - （３）外部命令記憶手段を用いるか否かを本半導体集積
回路の命令で制御する第１の制御ビットと、外部データ
記憶装置を用いるか否かを本半導体集積回路の命令で制
御する第２の制御ビットとを備え、 前記第１及び第２の選択手段は前記第１及び第２の制御
ビットの値に応じてバスの選択を行なうか否かを決定す
ることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010190A JPH03214275A (ja) | 1990-01-18 | 1990-01-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010190A JPH03214275A (ja) | 1990-01-18 | 1990-01-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214275A true JPH03214275A (ja) | 1991-09-19 |
Family
ID=11743372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9010190A Pending JPH03214275A (ja) | 1990-01-18 | 1990-01-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214275A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006109368A1 (ja) * | 2005-04-05 | 2006-10-19 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
| US7405980B1 (en) * | 2000-05-17 | 2008-07-29 | Marvell International Ltd. | Shared terminal memory interface |
-
1990
- 1990-01-18 JP JP9010190A patent/JPH03214275A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405980B1 (en) * | 2000-05-17 | 2008-07-29 | Marvell International Ltd. | Shared terminal memory interface |
| US8386735B1 (en) | 2000-05-17 | 2013-02-26 | Marvell International Ltd. | Memory architecture and system, and interface protocol |
| US8832364B1 (en) | 2000-05-17 | 2014-09-09 | Marvell International Ltd. | Memory architecture and system, and interface protocol |
| WO2006109368A1 (ja) * | 2005-04-05 | 2006-10-19 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
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