JPH0498169A - 検査系列生成方法 - Google Patents
検査系列生成方法Info
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- JPH0498169A JPH0498169A JP2215370A JP21537090A JPH0498169A JP H0498169 A JPH0498169 A JP H0498169A JP 2215370 A JP2215370 A JP 2215370A JP 21537090 A JP21537090 A JP 21537090A JP H0498169 A JPH0498169 A JP H0498169A
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- JP
- Japan
- Prior art keywords
- word
- pin
- read
- target
- latch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（よ ディジタル回路の検査系列生成方法に関す
るものである。
るものである。
従来の技術
従来の論理回路の検査系列生成方法！よ プレンティス
ホール、イングルウッド クリフ、ニュージャージ（Ｐ
ＲＥＮＴＩＣＥ−ＨＡＬＬ Ｅｎｇｌｅｗｏｏｄ Ｃ
１１ｆｆ！、Ｎｅｗ Ｊｅｒｓｅｙ）発行の「フォール
ト トレラント コンピユーテイング セオリ アンド
テクニックス ボリューム Ｉ （ＦＡＵＬＴ ＴＯ
ＬＥＲＡＮＴ ＣＯＭＰＵＴＩＮＧＴｈｅｏｒｙ ａｎ
ｄ Ｔｅｃｈｎｉｑｕｅｓ Ｖｏｌｕｍｅ Ｉ）Ｊ の
Ｃｈａｐｔｅｒｌの１．４．２ｒスタツク アット フ
ォールト テスティング（Ｓｔｕｃｋ ａｔ Ｆａｕｌ
ｔ Ｔｅｓｔｉｎｇ）」と、 １９８９年のインターリ
ーショナルテストコンファレンスの資料［Ｍ、Ｈ，５ｃ
ｈｕｌｚ ａｎｃｌ Ｅ、Ａｕｔｈ、 ”ＥＳＳＥＮＴ
ＩＡＬ：Ａｎ Ｅｆｆｅｃｔｉｖｅ Ｓｅｌｆ−Ｌｅａ
ｒｎｉｎｇ Ｔｅ５ｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａ
ｔｉｏｎ Ａｌｇｏｒｉｔｈｍ ｆｏｒ ５ｅｑｕｅｎ
ｔｉａｌ Ｃ１ｒｃｕｉｔｓ、 ”Ｐｒｏｃ、 Ｉｎｔ
。
ホール、イングルウッド クリフ、ニュージャージ（Ｐ
ＲＥＮＴＩＣＥ−ＨＡＬＬ Ｅｎｇｌｅｗｏｏｄ Ｃ
１１ｆｆ！、Ｎｅｗ Ｊｅｒｓｅｙ）発行の「フォール
ト トレラント コンピユーテイング セオリ アンド
テクニックス ボリューム Ｉ （ＦＡＵＬＴ ＴＯ
ＬＥＲＡＮＴ ＣＯＭＰＵＴＩＮＧＴｈｅｏｒｙ ａｎ
ｄ Ｔｅｃｈｎｉｑｕｅｓ Ｖｏｌｕｍｅ Ｉ）Ｊ の
Ｃｈａｐｔｅｒｌの１．４．２ｒスタツク アット フ
ォールト テスティング（Ｓｔｕｃｋ ａｔ Ｆａｕｌ
ｔ Ｔｅｓｔｉｎｇ）」と、 １９８９年のインターリ
ーショナルテストコンファレンスの資料［Ｍ、Ｈ，５ｃ
ｈｕｌｚ ａｎｃｌ Ｅ、Ａｕｔｈ、 ”ＥＳＳＥＮＴ
ＩＡＬ：Ａｎ Ｅｆｆｅｃｔｉｖｅ Ｓｅｌｆ−Ｌｅａ
ｒｎｉｎｇ Ｔｅ５ｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａ
ｔｉｏｎ Ａｌｇｏｒｉｔｈｍ ｆｏｒ ５ｅｑｕｅｎ
ｔｉａｌ Ｃ１ｒｃｕｉｔｓ、 ”Ｐｒｏｃ、 Ｉｎｔ
。
Ｔｅ５ｔ Ｃｏｎｆ、、 ｐｐ、２８−３７． Ａｕｇ
、 １９８９上 およびこれらの参考文献に記載されて
いる。
、 １９８９上 およびこれらの参考文献に記載されて
いる。
従来 読み書き可能メモリを含む論理回路の検査系列生
成（飄 読み書き可能メモリを等価な論理回路に置き換
え 論理回路の検査系列生成アルゴリズムを用いること
により実現してい九 第４図はこの従来の読み書き可能
メモリを含む検査系列生成方法におけるアドレス幅２ビ
ツト、データ幅２ビツトの読み書き可能メモリの等価回
路の例である。
成（飄 読み書き可能メモリを等価な論理回路に置き換
え 論理回路の検査系列生成アルゴリズムを用いること
により実現してい九 第４図はこの従来の読み書き可能
メモリを含む検査系列生成方法におけるアドレス幅２ビ
ツト、データ幅２ビツトの読み書き可能メモリの等価回
路の例である。
１０１、１０２はアドレスピン、１０３．１０４はデー
タ入力ピン、１０５．１０６はデータ出力ピン、１０７
はメモリ内の各ビットに対応するラッチ、１１６はライ
トイネーブル信号ピン、１１７はチップセレクト信号ピ
ン、１１８はリードイネーブル信号ピンである。
タ入力ピン、１０５．１０６はデータ出力ピン、１０７
はメモリ内の各ビットに対応するラッチ、１１６はライ
トイネーブル信号ピン、１１７はチップセレクト信号ピ
ン、１１８はリードイネーブル信号ピンである。
発明が解決しようとする課題
しかしながら上記のような 読み書き可能メモリを単純
に等価回路で置き換える方式では メモリ内の各ビット
がワード単位で操作される特徴が失われる。そのために
、 データ出力ピン１０５．１０６に設定された目標
値を発生させるため鳳 メモリ内の信号線に対する値の
要求力（ワードを無視して行われる。
に等価回路で置き換える方式では メモリ内の各ビット
がワード単位で操作される特徴が失われる。そのために
、 データ出力ピン１０５．１０６に設定された目標
値を発生させるため鳳 メモリ内の信号線に対する値の
要求力（ワードを無視して行われる。
例え（戴 データ出力ピン１０５．１０６に設定する目
標値を両方とも１とし それを実現するため番へ ワ
ードを無視して信号線１０８と信号線１１０に１を設定
することを選択したとすると、信号線１１１．１１２．
１１４．１１５の全てに１を設定しなければならなくな
る。
標値を両方とも１とし それを実現するため番へ ワ
ードを無視して信号線１０８と信号線１１０に１を設定
することを選択したとすると、信号線１１１．１１２．
１１４．１１５の全てに１を設定しなければならなくな
る。
しかし 信号線１１２と信号線１１４はアドレスをデコ
ードしたものであるので、両方とも１にすることは不可
能であり矛盾が発生する。そして、矛盾が発生した時点
でバックトラックが何度か行われ信号線１０８と信号線
１０９に１を設定するというような適当なワードが選択
されることて 目標値を発生させる入力ピンの値が求め
られる。
ードしたものであるので、両方とも１にすることは不可
能であり矛盾が発生する。そして、矛盾が発生した時点
でバックトラックが何度か行われ信号線１０８と信号線
１０９に１を設定するというような適当なワードが選択
されることて 目標値を発生させる入力ピンの値が求め
られる。
このように 単純に等価回路に置き換える方式で（淑
値の要求の組合せの自由度が高いため信号線に設定する
値が矛盾を発生する可能性が高く、バックトラックが多
発し 処理量が大きくなるという問題点を有してい九 本発明（戴 かかる点に鑑へ 読み書き可能メモリの一
つ以上のデータ出力ピンに設定された目標値を発生させ
る入力ピンの値を決定する際番ζ 信号線に対する値の
割当の矛盾の発生がない読み書き可能メモリを含む論理
回路の検査系列生成方法を提供することを目的とする。
値の要求の組合せの自由度が高いため信号線に設定する
値が矛盾を発生する可能性が高く、バックトラックが多
発し 処理量が大きくなるという問題点を有してい九 本発明（戴 かかる点に鑑へ 読み書き可能メモリの一
つ以上のデータ出力ピンに設定された目標値を発生させ
る入力ピンの値を決定する際番ζ 信号線に対する値の
割当の矛盾の発生がない読み書き可能メモリを含む論理
回路の検査系列生成方法を提供することを目的とする。
課題を解決するための手段
本発明（よ 上述の問題点を解決するた六 読み書き可
能メモリを含む論理回路中のある故障についての検査入
力系列生成において、この読み書き可能メモリの一つ以
上のデータ出力ピンに設定された目標値を発生させる前
記読み書き可能メモリの入力ピンに与える値を決定する
際に 予め読み書き可能メモリを、そのメモリの各ビットに一
対一に対応しかつアドレスピンの入力の各組合せと一対
一に対応するワード単位の集合に分けられたラッチと、
アドレスピンの入力の組合せに対応するワードを構成す
るラッチに対してのみイネーブル信号を発生させるデコ
ーダと、チップセレクト信号ピンと同時にライトイネー
ブル信号ピンがオンの時のみ前記イネーブル信号をラッ
チに伝達させる組合せ回路と、前記デコーダがイネーブ
ル信号を発生させているワードを構成する前記ラッチの
出力のみを選択するセレクタと、このセレクタの出力を
前記チップセレクト信号ピンと同時にリードイネーブル
信号ピンがオンの時のみ読み書き可能メモリの出力ピン
へ伝達するトライステートバッファで構成される等価回
路に変換し ラッチの出力のワード毎の一覧を作成して
おくことにより、この一覧から前記目標値を包含するデ
ータを発生する前記入力ピンの組合せを決定することを
特徴とする検査系列生成方法である。
能メモリを含む論理回路中のある故障についての検査入
力系列生成において、この読み書き可能メモリの一つ以
上のデータ出力ピンに設定された目標値を発生させる前
記読み書き可能メモリの入力ピンに与える値を決定する
際に 予め読み書き可能メモリを、そのメモリの各ビットに一
対一に対応しかつアドレスピンの入力の各組合せと一対
一に対応するワード単位の集合に分けられたラッチと、
アドレスピンの入力の組合せに対応するワードを構成す
るラッチに対してのみイネーブル信号を発生させるデコ
ーダと、チップセレクト信号ピンと同時にライトイネー
ブル信号ピンがオンの時のみ前記イネーブル信号をラッ
チに伝達させる組合せ回路と、前記デコーダがイネーブ
ル信号を発生させているワードを構成する前記ラッチの
出力のみを選択するセレクタと、このセレクタの出力を
前記チップセレクト信号ピンと同時にリードイネーブル
信号ピンがオンの時のみ読み書き可能メモリの出力ピン
へ伝達するトライステートバッファで構成される等価回
路に変換し ラッチの出力のワード毎の一覧を作成して
おくことにより、この一覧から前記目標値を包含するデ
ータを発生する前記入力ピンの組合せを決定することを
特徴とする検査系列生成方法である。
作用
本発明は上述の方法により、読み書き可能メモリの出力
ピンに設定された目標値と、各ワードを構成するラッチ
の内部状態を前記一覧により比較し 一致するワードが
存在する場合（へ その一致するワードを目標ワードと
し この目標ワードを構成するラッチの出力を選択する
ようにセレクタの入力信号線に値を割り当て、かつその
一致するワードを構成するラッチのイネーブル信号ピン
にデータを通過させない状態を割り当てることにより、
値の設定されていない残りの信号線のなかで、その値が
一意に決まるものに対してその値を割り当てると、矛盾
を起こすことなしに入力ピンの値を決定することが可能
となる。
ピンに設定された目標値と、各ワードを構成するラッチ
の内部状態を前記一覧により比較し 一致するワードが
存在する場合（へ その一致するワードを目標ワードと
し この目標ワードを構成するラッチの出力を選択する
ようにセレクタの入力信号線に値を割り当て、かつその
一致するワードを構成するラッチのイネーブル信号ピン
にデータを通過させない状態を割り当てることにより、
値の設定されていない残りの信号線のなかで、その値が
一意に決まるものに対してその値を割り当てると、矛盾
を起こすことなしに入力ピンの値を決定することが可能
となる。
また 読み書き可能メモリの出力ピンに設定された目標
値と、各ワードを構成するラッチの内部状態を前記一覧
により比較し 一致するワードが存在しない場合に 各
ワードを構成するラッチの出力に最もドントケアが多い
ワードを前記一覧内を検索し そのワードを目標ワード
とし 前記目標ワードを構成するラッチの出力を選択す
るようにセレクタの入力信号線に値を割り当て、かつ目
標ワードを構成するラッチのイネーブル信号ピンにデー
タを通過させない状態を割り当て、更にその前の時刻に
読み書き可能メモリのデータ出力ピンに設定された目標
値を目標ワードを構成するラッチのデータ入力信号線に
割り当て、かつ目標ワードを構成するラッチのイネーブ
ル信号ピンにデータを通過させる値を割り当てることに
より、各時刻において値の設定されていない残りの信号
線のなかで、その値が一意に決まるものに対してその値
を割り当てると、矛盾を起こすことなしに入力ピンの値
を決定することが可能となる。
値と、各ワードを構成するラッチの内部状態を前記一覧
により比較し 一致するワードが存在しない場合に 各
ワードを構成するラッチの出力に最もドントケアが多い
ワードを前記一覧内を検索し そのワードを目標ワード
とし 前記目標ワードを構成するラッチの出力を選択す
るようにセレクタの入力信号線に値を割り当て、かつ目
標ワードを構成するラッチのイネーブル信号ピンにデー
タを通過させない状態を割り当て、更にその前の時刻に
読み書き可能メモリのデータ出力ピンに設定された目標
値を目標ワードを構成するラッチのデータ入力信号線に
割り当て、かつ目標ワードを構成するラッチのイネーブ
ル信号ピンにデータを通過させる値を割り当てることに
より、各時刻において値の設定されていない残りの信号
線のなかで、その値が一意に決まるものに対してその値
を割り当てると、矛盾を起こすことなしに入力ピンの値
を決定することが可能となる。
実施例
第１図は本発明における検査系列生成方法の処理の流れ
図である。
図である。
第２図は本発明の実施例におけるアドレス幅２ビツト、
データ幅２ビツトの読み書き可能メモリの等価回路であ
り、５］、、５２はアドレスピン、５３５４はデータ入
力ピン、５５．５６はデータ出力ピン、５７はライトイ
ネーブルピン、５８はチップセレクトピン、５９はリー
ドイネーブルピン、６０．６１．６２．６３はアドレス
の入力の組合せと一対一に対応するワード単位の集合に
分けられたラッチ、６４はアドレスピンの入力の組合せ
に対応するワードを構成するラッチ６゜、 ６１．６２
．６３に対してイネーブル信号を発生させるデコーダ′
、６５はチップセレクト信号ピン５８とライトイネーブ
ル信号ピン５７が同時にオンの時のみイネーブル信号を
ラッチ６０．６１．６２．６３に伝達させる組合せ同区
６６はデコーダ６４がイネーブル信号を発生させている
ワードを構成するラッチ６０．６１．６２．６３の出力
のみを選択するセレク久 ６７はセレクタ６６の一〇− １〇− 出力をチップセレクト信号ピン５８．！：リードイネー
ブル信号ピン５９が同時にオンの時のみデータ出力ピン
５５．５６へ伝達するトライステートバッファである。
データ幅２ビツトの読み書き可能メモリの等価回路であ
り、５］、、５２はアドレスピン、５３５４はデータ入
力ピン、５５．５６はデータ出力ピン、５７はライトイ
ネーブルピン、５８はチップセレクトピン、５９はリー
ドイネーブルピン、６０．６１．６２．６３はアドレス
の入力の組合せと一対一に対応するワード単位の集合に
分けられたラッチ、６４はアドレスピンの入力の組合せ
に対応するワードを構成するラッチ６゜、 ６１．６２
．６３に対してイネーブル信号を発生させるデコーダ′
、６５はチップセレクト信号ピン５８とライトイネーブ
ル信号ピン５７が同時にオンの時のみイネーブル信号を
ラッチ６０．６１．６２．６３に伝達させる組合せ同区
６６はデコーダ６４がイネーブル信号を発生させている
ワードを構成するラッチ６０．６１．６２．６３の出力
のみを選択するセレク久 ６７はセレクタ６６の一〇− １〇− 出力をチップセレクト信号ピン５８．！：リードイネー
ブル信号ピン５９が同時にオンの時のみデータ出力ピン
５５．５６へ伝達するトライステートバッファである。
第３図は本発明の実施例における請求の範囲記載の一覧
であり、第２図の等価回路のある時刻におけるワード毎
のラッチ６０．６１．６２．６３の出力を一覧にしたも
のである。但し第３図におけるラッチの出力（戴 左側
の数字が読み書き可能メモリのデータ出力ピン５５に対
応するラッチの出力仇 右側の数字が読み書き可能メモ
リのデータ出力ピン５６に対応するラッチの出力値を表
すものとし またＸはドントケアを表す。
であり、第２図の等価回路のある時刻におけるワード毎
のラッチ６０．６１．６２．６３の出力を一覧にしたも
のである。但し第３図におけるラッチの出力（戴 左側
の数字が読み書き可能メモリのデータ出力ピン５５に対
応するラッチの出力仇 右側の数字が読み書き可能メモ
リのデータ出力ピン５６に対応するラッチの出力値を表
すものとし またＸはドントケアを表す。
以下に本発明の入力ピンの値の決定方法について、第１
の実施例として読み書き可能メモリの出力ピンに設定さ
れた目標が第３図に示す一覧中に存在する場合の例を、
第１図の流れ図に沿って説明する。この時読み書き可能
メモリのデータ出力ピンに設定された目標ｌＪ＜、
（データ出力ピン５５−１、データ出力ピン５６＝Ｏ）
であるものとする。
の実施例として読み書き可能メモリの出力ピンに設定さ
れた目標が第３図に示す一覧中に存在する場合の例を、
第１図の流れ図に沿って説明する。この時読み書き可能
メモリのデータ出力ピンに設定された目標ｌＪ＜、
（データ出力ピン５５−１、データ出力ピン５６＝Ｏ）
であるものとする。
まずステップ１では 予め作成しておいた第３図に示す
一覧中圏 読み書き可能メモリのデータ出力ピンに設定
された目標と一致するワードが存在するかを調べる。
一覧中圏 読み書き可能メモリのデータ出力ピンに設定
された目標と一致するワードが存在するかを調べる。
ステップ２では目標が（データ出力ピン５５＝１．デー
タ出力ピン５６＝Ｏ）であるので、ラッチ６１のワード
と一致するのでラッチ６１を目標ワードとしてステップ
３へ進む。
タ出力ピン５６＝Ｏ）であるので、ラッチ６１のワード
と一致するのでラッチ６１を目標ワードとしてステップ
３へ進む。
ステップ３ではセレクタ６６の入力信号線に目標ワード
であるラッチ６１の出力を選択するように値を割り当て
る。つまり、信号線６８に１を割り当てる。
であるラッチ６１の出力を選択するように値を割り当て
る。つまり、信号線６８に１を割り当てる。
ステップ４では目標ワードを構成するラッチのイネーブ
ル信号ピンにデータを通過させない状態の割当を行なう
。つまり、信号線６９に０を割り当てる。
ル信号ピンにデータを通過させない状態の割当を行なう
。つまり、信号線６９に０を割り当てる。
以上の割当の結果と、読み書き可能メモリのデータ出力
ピンに設定された目標値から値が一意に決まる信号線に
対して値の設定を行うと（アドレスピン５１４ アド
レスピン５２＝１、データ入力ピン５３．５４−ドント
ケア、ライトイネーブル信号ピン５７＝Ｏ，チップセレ
クトピン５８−１、リードイネーブルピン５９＝１）が
決定される。
ピンに設定された目標値から値が一意に決まる信号線に
対して値の設定を行うと（アドレスピン５１４ アド
レスピン５２＝１、データ入力ピン５３．５４−ドント
ケア、ライトイネーブル信号ピン５７＝Ｏ，チップセレ
クトピン５８−１、リードイネーブルピン５９＝１）が
決定される。
以上のように本実施例によれば 読み書き可能メモリの
出力ピンに設定された目標が第３図に示す一覧中に存在
する場合！へ 読み書き可能メモリの入力ピンに与える
値を矛盾なく決定することができる。
出力ピンに設定された目標が第３図に示す一覧中に存在
する場合！へ 読み書き可能メモリの入力ピンに与える
値を矛盾なく決定することができる。
以下に本発明の入力ピンの値の決定方法について、第２
の実施例として読み書き可能メモリの出力ピンに設定さ
れた目標が第３図に示す一覧中に存在しない場合の例を
、第１図の流れ図に沿って説明する。この時読み書き可
能メモリのデータ出力ピンに設定された目標が（データ
出力ピン５５−１、データ出力ピン５６＝１）であるも
のとする。
の実施例として読み書き可能メモリの出力ピンに設定さ
れた目標が第３図に示す一覧中に存在しない場合の例を
、第１図の流れ図に沿って説明する。この時読み書き可
能メモリのデータ出力ピンに設定された目標が（データ
出力ピン５５−１、データ出力ピン５６＝１）であるも
のとする。
まずステップ１で（友 予め作成しておいた第３図に示
す一覧中番！ 読み書き可能メモリのデータ出力ピン
に設定された目標と一致するワードが存在するかを調べ
る。
す一覧中番！ 読み書き可能メモリのデータ出力ピン
に設定された目標と一致するワードが存在するかを調べ
る。
ステップ２では目標が（データ出力ピン５５＝１．デー
タ出力ピン５６−１）であるので、一致するワードが存
在しないのでステップ５へ進ａ ステップ５ではドントケアの最も多いワードを一覧内を
検索する。本実施例ではラッチ６３を目標ワードとして
選択する。
タ出力ピン５６−１）であるので、一致するワードが存
在しないのでステップ５へ進ａ ステップ５ではドントケアの最も多いワードを一覧内を
検索する。本実施例ではラッチ６３を目標ワードとして
選択する。
ステップ６ではセレクタの入力信号線に目標ワードであ
るラッチ６３の出力を選択するように値を割り当てる。
るラッチ６３の出力を選択するように値を割り当てる。
つまり、信号線７０に１を割り当てる。
ステップ７では目標ワードを構成するラッチのイネーブ
ル信号ピンにデータを通過させない状態の割当を行なう
。つまり、信号線７１に０を割り当てる。
ル信号ピンにデータを通過させない状態の割当を行なう
。つまり、信号線７１に０を割り当てる。
ステップ８では 前・の時刻において目標ワードを構成
するラッチ６３のデータ入力信号線７２．７３に読み書
き可能メモリのデータ出力ピンに設定された目標値（１
，ｌ）を割り当てる。
するラッチ６３のデータ入力信号線７２．７３に読み書
き可能メモリのデータ出力ピンに設定された目標値（１
，ｌ）を割り当てる。
ステップ９で（よ 前の時刻において目標ワードを構成
するラッチ６３のイネーブル信号ピンにデータを通過さ
せる値を割り当てる。つまり、信号線７１に１を割り当
てる。
するラッチ６３のイネーブル信号ピンにデータを通過さ
せる値を割り当てる。つまり、信号線７１に１を割り当
てる。
以上の割当の結果と、読み書き可能メモリのデ−タ出力
ピンに設定された目標値（前の時刻においては目標値の
設定はない）から値が一意に決まる信号線に対して値の
設定を行うと、今の時刻においては（アドレスピン５１
−１、アドレスピン５２−１、データ入力ピン５３．５
４−ドントケア、ライ）・イネプル信号ピン５７＝０．
チップセレクトピン５８ ＝ １． リドイネー
ブルピン５９＝１）が決定され 前の時刻においてはく
アドレスピン５１ ＝ １． アト１ノスピン５２−
１、データ入力ピン５３＝１． データ入力ピン５４
−］、］ライトイネーブル信号ピン５７−１チップセレ
クトピン５８＝１． リードイネーブルピン５９−ド
ントケア）が決定される。
ピンに設定された目標値（前の時刻においては目標値の
設定はない）から値が一意に決まる信号線に対して値の
設定を行うと、今の時刻においては（アドレスピン５１
−１、アドレスピン５２−１、データ入力ピン５３．５
４−ドントケア、ライ）・イネプル信号ピン５７＝０．
チップセレクトピン５８ ＝ １． リドイネー
ブルピン５９＝１）が決定され 前の時刻においてはく
アドレスピン５１ ＝ １． アト１ノスピン５２−
１、データ入力ピン５３＝１． データ入力ピン５４
−］、］ライトイネーブル信号ピン５７−１チップセレ
クトピン５８＝１． リードイネーブルピン５９−ド
ントケア）が決定される。
以上のように本実施例によれば 読み書き可能メモリの
出力ピンに設定された目標が第３図に示す一覧中に存在
しない場合番ヘ 読み書き可能メモリの入力ピンに与
える値を矛盾なく決定することができる。
出力ピンに設定された目標が第３図に示す一覧中に存在
しない場合番ヘ 読み書き可能メモリの入力ピンに与
える値を矛盾なく決定することができる。
発明の詳細
な説明したよう圏 本発明によれは 読み書き可能メモ
リの出力ピンに設定された目標値を発生さぜる読み書き
可能メモリの入力ピンに与える値を決定する際！へ 読
み書き可能メモリを特許請求の範囲で述べた等価回路に
変換し さらに各ワード毎の値の一覧を設けることで、
信号線に対する値の割当の矛盾の発生無く入力ピンに与
える値を決定することができ、その実用的効果は大きい
。
リの出力ピンに設定された目標値を発生さぜる読み書き
可能メモリの入力ピンに与える値を決定する際！へ 読
み書き可能メモリを特許請求の範囲で述べた等価回路に
変換し さらに各ワード毎の値の一覧を設けることで、
信号線に対する値の割当の矛盾の発生無く入力ピンに与
える値を決定することができ、その実用的効果は大きい
。
第１図は本発明の検査系列生成方法の流れは第２図は本
発明の実施例におけるアドレス幅２ピツ囲記載の一覧医
第４図は従来の読み書き可能メモリを含む検査系列生
成方法におけるアドレス幅２ビツト、データ幅２ビツト
の読み書き可能メモリの等価回路図である。
発明の実施例におけるアドレス幅２ピツ囲記載の一覧医
第４図は従来の読み書き可能メモリを含む検査系列生
成方法におけるアドレス幅２ビツト、データ幅２ビツト
の読み書き可能メモリの等価回路図である。
Claims (3)
- （１）読み書き可能メモリを含む論理回路中のある故障
についての検査入力系列生成において、前記読み書き可
能メモリの一つ以上のデータ出力ピンに設定された目標
値を発生させる前記読み書き可能メモリのアドレスピン
、データ入力ピン、チップセレクト信号ピン、ライトイ
ネーブル信号ピン、リードイネーブル信号ピンから構成
される入力ピンに与える値を決定する際に 予め前記読み書き可能メモリを、そのメモリの各ビット
に一対一に対応しかつ前記アドレスピンの入力の各組合
せと一対一に対応するワード単位の集合に分けられたラ
ッチと、前記アドレスピンの入力の組合せに対応するワ
ードを構成する前記ラッチに対してのみイネーブル信号
を発生させるデコーダと、チップセレクト信号ピンと同
時にライトイネーブル信号ピンがオンの時のみ前記イネ
ーブル信号をラッチに伝達させる組合せ回路と、前記デ
コーダがイネーブル信号を発生させているワードを構成
する前記ラッチの出力のみを選択するセレクタと、この
セレクタの出力を前記チップセレクト信号ピンと同時に
リードイネーブル信号ピンがオンの時のみ前記読み書き
可能メモリの出力ピンへ伝達するトライステートバッフ
ァで構成される等価回路に変換し、前記ラッチの出力の
ワード毎の一覧を作成しておくことにより、この一覧か
ら前記目標値を包含するデータを発生する前記入力ピン
の組合せを決定することを特徴とする検査系列生成方法
。 - （２）前記読み書き可能メモリの出力ピンに設定された
目標値と、各ワードを構成するラッチの内部状態を前記
一覧により比較し、一致するワードが存在する場合には
、その一致するワードを目標ワードとし、前記目標ワー
ドを構成するラッチの出力を選択するように前記セレク
タの入力信号線に値を割り当て、かつその一致するワー
ドを構成するラッチのイネーブル信号ピンにデータを通
過させない状態の割り当てを行なうことを特徴とする請
求項１記載の検査系列生成方法。 - （３）前記読み書き可能メモリの出力ピンに設定された
目標値と、各ワードを構成するラッチの内部状態を前記
一覧により比較し、一致するワードが存在しない場合に
は、各ワードを構成するラッチの出力に最もドントケア
が多いワードを前記一覧内を検索し、そのワードを目標
ワードとし、前記目標ワードを構成するラッチの出力を
選択するように前記セレクタの入力信号線に値を割り当
て、かつ前記目標ワードを構成するラッチのイネーブル
信号ピンにデータを通過させない状態を割り当て、更に
その前の時刻に読み書き可能メモリのデータ出力ピンに
設定された目標値を前記目標ワードを構成するラッチの
データ入力信号線に割り当て、かつ前記目標ワードを構
成するラッチのイネーブル信号ピンにデータを通過させ
る値を割り当てることを特徴とする請求項１記載の検査
系列生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215370A JPH0498169A (ja) | 1990-08-14 | 1990-08-14 | 検査系列生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215370A JPH0498169A (ja) | 1990-08-14 | 1990-08-14 | 検査系列生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498169A true JPH0498169A (ja) | 1992-03-30 |
Family
ID=16671173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215370A Pending JPH0498169A (ja) | 1990-08-14 | 1990-08-14 | 検査系列生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498169A (ja) |
-
1990
- 1990-08-14 JP JP2215370A patent/JPH0498169A/ja active Pending
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