JPH0498339A

JPH0498339A - バッファ無効化制御方式

Info

Publication number: JPH0498339A
Application number: JP2210511A
Authority: JP
Inventors: Takeshi Kitahara; 北原　毅
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-08-10
Filing date: 1990-08-10
Publication date: 1992-03-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕複数のコピー・バック方式のキャンシュメモリ間におい
てバッファ無効化処理を制御する技術に関し、キャッシュメモリ内で書き換えたデータを消失させるこ
となく、コピー・バック方式の利点である高速性を最大
限に活かし、ひいてはシステム全体の性能向上に寄与す
ることを目的とし、各キャッシュメモリは、内部のそれ
ぞれのエントリにアドレス部、データ部、有効指示フラ
グおよび変更済指示フラグを有し、且つ、対応するＣＰ
Ｕからの書き込み要求によるデータとアドレスを格納す
るレジスタ手段と、対応するＣＰＵからのデータの書き
込み要求があった場合に、その対象領域が当該キャッシ
ュメモリ内に登録されていて且つ変更済指示フラグがオ
フの時は該書き込み要求による書き込みデータを当該対
象エントリおよび前記レジスタ手段に格納し、該変更済
指示フラグをオンにすると共に、当該書き込みアドレス
の少なくとも一部を含むバッファ無効化要求コマンドを
前記システムバスに送出する手段と、該システムバス上
のコマンドを監視し、そのコマンドに含まれるアドレス
と前記書き込みアドレスを比較する手段とを有し、前記
バッファ無効化要求コマンドの送出待ち状態において前
記監視したシステムバス上のコマンドが他のキャッシュ
メモリからのバッファ無効化要求コマンドであって且つ
含まれるアドレスが同一領域を指示していた場合に、該
バッファ無効化要求コマンドの送出待ち状態をキャンセ
ルすると共に、前記レジスタ手段の内容をストア・スル
一方式で前記共有メモリへ格納するように構成する。

〔産業上の利用分野〕

本発明は、複数のコピー・ハック方式のキャッシュメモ
リと少なくとも１つの共有メモリがシステムバスを介し
て接続されているマルチプロセッサシステムに係わり、
特に、各キャッシュメモリ内の同一領域に対して同時に
書き込み要求が発生した場合に他のキャッシュメモリ内
の同一領域を無効化するためのバッファ無効化処理を制
御する技術に関する。

〔従来の技術〕

第６図に従来のキャンシュメモリ制御形態の一例が示さ
れる。

図示の例では、キャッシュメモリＡ、Ｂは共にコピー・
バック方式のキャッシュメモリであるものとする。また
、■はアクセスアドレスで指示される領域が自キャッシ
ュメモリ内に存在するが否かを指示する有効指示フラグ
、Ｍはデータが書き換えられたか否かを指示する変更済
指示フラグを示している。

キャッシュメモリＡ、Ｂはそれぞれ、対応するＣＰＵか
らのデータ書き込み（ライト）要求が有った場合に、そ
の対象領域が自メモリ内に登録されていて（Ｖ＝１）且
つ変更済指示フラグＭがオフＣＭ＝０）の時にその書き
込みデータを当該対象領域（エントリ）に書き込み、変
更済指示フラグＭをオン（Ｍ＝　１　）にする。キャッ
シュメモリＡ（またはＢ）は、未変更領域にデータを書
き込むと、バッファ無効化要求コマンドＢＩＣＭＤをシ
ステムバスに送出しくライトワンス動作）、それによっ
て他のキャッシュメモリＢ（またはＡ）内の同一領域を
クリア（無効化）する。

従来の方式では、キャッシュメモリＡ、Ｂは共に、いっ
たんライトワンス動作を開始するとバッファ無効化要求
コマンドの発行が終了するまでＣＰＵヘライト終了応答
を返さなかった。

また、外部アクセスアドレスが内部の変更済のエントリ
のアドレスと一致した場合には、当該キャッシュメモリ
は、その外部アクセスを行ったキャッシュメモリに対し
て該アクセスの一時中断を要求するインタセプト信号を
送出し、その１工ントリ分をスワップアウト（コピー・
バック）していた。

また、ライトワンス動作の実行中に外部からインタセプ
ト信号を受信した場合には、当該キャッシュメモリは、
そのインタセプト信号を出力したデバイス（他のキャッ
シュメモリ）のアクセスが終了した後、再度ライトワン
ス（バ・ンファ無効化要求コマンドの送出）を実行して
いた。

なお、第７図には第６図におけるキャッシュメモリの状
態遷移の様子が示される。

図中、■は無効状態（Ｖ＝０）、Ｕは有効かつ未変更状
１１（Ｖ−１かつＭ＝０）、Ｍは有効かつ変更済状態（
■＝１かつＭ＝　１　）　、（１）は読み出しくリード
）動作による新規登録、（２）は未変更領域への書き込
みおよびバッファ無効化要求コマンドの発行、（３）は
リプレースのためのコピー・バック、（４）はリプレー
スのためのクリア、そして（５）は書き込み（ライト）
動作による新規登録を示す。なお、状態Ｕから状態Ｉへ
の遷移（４）および状態Ｍから状態Ｉへの遷移（３）は
、他のキャッシュメモリからのバッファ無効化要求コマ
ンドに基づくクリア動作によって行われる。

〔発明が解決しようとする課題〕

上述した従来の制御方式において、ライトワンス動作が
中断されることなく終了するまでＣＰＵへ応答を返さな
い場合は、コピー・ハック方式が備えている利点（バス
・アクセスの頻度を減らし、処理の高速化を図る）を最
大限に活かすことができず、そのため、システム全体の
性能が低下するという問題が生じる。

また、１工ントリ分をスワップアウトする方法では、当
該キャッシュメモリと共有メモリとの間の通信に時間が
かかるという欠点がある。

また、再度ライトワンスを実行する方法では、どちらの
キャッシュメモリもライトワンスが必要となる上記の例
の場合、互いにライトワンスおよびインタセプト動作を
繰り返し、場合によっては無限ループに陥ってしまう可
能性があり、そのために高速処理を実現できないという
問題がある。

さらに、複数のキャッシュメモリ（第６図の例示では２
つのキャッシュメモリ）において・それぞれ同時にデー
タ書き込みが発生した時、タイミングが完全に一致する
と両者からバッファ無効化要求コマンドがシステムバス
上に送出され、それによって双方のキャッシュメモリ内
の書き込みデータが消失するという不都合がある。

この不都合を回避するため、ソフトウェア制御により共
有領域の書き換えは１つのＣＰＵにのみ許可する（コピ
ー・オン・ライト力式）、等の対策が考えられるが、こ
れは、制御が極めて複雑であるため、実用的とは言えな
い。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、キャンシュメモリ内で書き換えたデータを消
失させることなく、コピー・バック方式の利点である高
速性を最大限に活かし、ひいてはシステム全体の性能向
上に寄与することができるバッファ無効化制御方式を提
供することを目的としている。

〔課題を解決するための手段〕

第１図（ａ）　、　（ｂ）の原理図に示されるように、
本発明のバッファ無効化制御方式は、複数のコピー・バ
ック方式のキャッシュメモリ旧〜Ｍｎと少なくとも１つ
の共有メモリＣＭがシステムバスを介して接続されてい
るマルチプロセッサシステムにおいて、各キャッシュメモリ旧は、内部のそれぞれのエントリに
アドレス部Ａ１データ部Ｄ１アクセスアドレスで示され
る領域が自己のキャッシュメモリ内に存在するか否かを
指示する有効指示フラグＶ、およびデータが書き換えら
れたか否かを指示する変更済指示フラグＭを有し、且つ
、対応するＣＰＵＣ１からの書き込み要求によるデータと
アドレスを格納するレジスタ手段ＰＯと、対応するＣＰ
Ｕからのデータの書き込み要求があった場合に、その対
象領域が当該キャッシュメモリ内に登録されていて且つ
変更済指示フラグがオフの時は該書き込み要求による書
き込みデータを当該対象エントリおよび前記レジスタ手
段に格納し、該変更済指示フラグをオンにすると共に、
当該書き込みアドレスの少なくとも一部を含むバッファ
無効化要求コマンドを前記システムバスに送出する手段
ＰＩと、該システムバス上のコマンドを監視し、そのコ
マンドに含まれるアドレスと前記書き込みアドレスを比
較する手段Ｐ２とを有し、前記バッファ無効化要求コマ
ンドの送出待ち状態において前記監視したシステムバス
上のコマンドが他のキャッシュメモリからのバッファ無
効化要求コマンドであって且つ含まれるアドレスが同一
領域を指示していた場合に、該バッファ無効化要求コマ
ンドの送出待ち状態をキャンセルすると共に、前記レジ
スタ手段の内容をストア・スルー方式で前記共有メモリ
へ格納する（Ｐ３）ようにしたことを特徴とする。

〔作用〕

説明の簡単化のため、例えば２つのキャッシュメモリ（
Ｍ＋９Ｍｚとする）内の同一領域に対して同時に書き込
み要求が発生し、一方のキャッシュメモリ（Ｍ＋）の方
が他方のキャッシュメモリ（Ｍ２）よりもデータ書き込
みが早かったものとする。

この場合、キャッシュメモリー、からのバッファ無効化
要求コマンドがシステムバス上に送出され、それによっ
てキャッシュメモリ阿２は、保留中（送出待ち状態）の
バッファ無効化要求コマンドをキャンセルし、レジスタ
手段に格納されているデータを共有メモリＣＭへ格納す
る（書き込みデータの消失防止）。

一方、キャッシュメモリＩＡは、自メモリからのバッフ
ァ無効化要求コマンドの発行が終了すると対応するＣＰ
Ｕからのライト要求を受は付け、その終了応答を返すこ
とができる。また、キャッシュメモリＩＢからのバッフ
ァ無効化要求コマンドの送出がキャンセルされたため、
キャッシュメモリＩＡでは対象領域のデータが消失する
ことはない。

このように、複数のキャッシュメモリにおいてそれぞれ
同時に内部の同一領域への書き込み要求が発生した場合
に、各キャッシュメモリは、バッファ無効化要求コマン
ドを発行することができた時は自己のライドリンス動作
の終了後に内部の該当エントリの更新およびＣＰＵへの
ライト終了応答を返すことができ、一方、バッファ無効
化要求コマンドを受信した時はレジスタ手段の内容をス
トア・スル一方式で共有メモリへ反映させることができ
る。これによって、書き換えたデータを消失させずに、
他のキャッシュメモリ内の同一領域を無効化し、さらに
はコピー・バック方式の利点である高速性を最大限に活
かし、システム効率の向上に寄与することが可能となる
。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第２図には本発明のバッファ無効化制御方式が適用され
る密結合マルチプロセッサシステムの構成が示される。

本システムでは、複数のコピー・バック方式のキャッシ
ュメモリＩＡ、ＩＢ（本実施例では図示の簡単化のため
２個のみ図示）がシステムバス４を介して少なくとも１
つの共有メモリ３（同様に簡単化のため１個のみ図示）
に接続されている。また、各キャッシュメモリＩＡ、Ｉ
Ｂには、それぞれ対応するキャッシュメモリへのアドレ
ス情報の供給やデータ読み出しおよび書き込み等の制御
を行う中央処理袋！　（ＣＰ　Ｕ）　２Ａ、２Ｂが接続
されている。

第３図（ａ）　、　（ｂ）には第２図におけるキャンシ
ュメモリの内部構成が示される。

第３図（ａ）において、３１はタグ部（タグメモ１月で
あって、アクセスデータの物理アドレスを記憶するアド
レス部と、アクセスアドレスで指示される領域が自キャ
ッシュメモリ内に存在するか否かを指示する有効指示フ
ラグ■と、データが書き換えられたか否かを指示する変
更済指示フラグＭを有している。なお、各フラグ■、Ｍ
は、それぞれの条件が肯定された時に「オン」すなわち
「１」を呈し、否定された時に「オフ」すなわち「０」
を呈する。

３２は対応するＣＰＵからのアドレスＡＤＤＩを解読す
るデコーダ（ＤＥＣ）、３３はタグ部３１に登録されて
いるアドレスとＣＰＵからのアドレスＡＤＤＩとフラグ
Ｖのビットに応答する比較回路、３４はＣＰＵからの読
み出し／書き込み制御信号Ｒ／−に応答するインバータ
、３５はフラグＭのビットに応答するインバータ、３６
は比較回路３３の出力とインバータ３４の出力（ＣＰＵ
書き込み信号ＣＷＲＴ　）に応答してフラグＭのビット
をセット状態（信号ＭＳＥＴ　）にするアンドゲート、
３７は比較回路３３の出力とインバータ３４の出力ＣＷ
ＲＴとインバータ３５の出力に応答するアンドゲート、
３８は対応するＣＰＵからのアドレスＡＤＤＩを格納す
るストアバッファ、そして３９はバッファ無効化制御回
路であって、ストアバッファ３８から供給される無効化
アドレスＩＡＤとアンドゲート３７の出力−Ｕとキャン
セル信号ＣＮＬ　（後述）に応答し、バッファ無効化要
求コマンドの作成およびシステムバス４への送出、該コ
マンドの送出キャンセル、ならびに該コマンドの発行終
了を指示する信号ＣＩＥＮＤを出力する機能を有してい
る。

同様に、４０はシステムバス４上のアドレスＡＤＤ２を
解読するデコーダ（ＤＥＣ）、４１はタグ部３１に登録
されているアドレスとシステムバス４上のアドレスＡＤ
Ｄ２とフラグ■のビットに応答する比較回路、４２はス
トアバッファ３８から供給される無効化アドレスＩＡＤ
（３Ｑビツト）とシステムバス４上のアドレスＡＤＤ２
　（この場合、他のキャッシュメモリからのバッファ無
効化要求コマンドのアドレスＢＩＡＤ）に応答する比較
回路、４３は対応するＣＰＵからの書き込みデーターＤ
Ｔを格納するストアバッファ、そして４４はストア動作
制御回路であって、ストアバッファ３８から供給される
ストアアドレスＳＡ　（３２ビツト）とストアバッファ
４３から供給されるストアデータＳＤと比較回路４２か
ら出力されるストアコマンド起動信号ＳＣ５（後述）に
応答し、ストアコマンドの作成およびシステムバス４へ
の送出、ならびに該ストア動作の終了を指示する信号５
ＥＮＤを出力する機能を有している。

なお、比較回路３３は、有効指示フラグ■がオン（Ｖ＝
１）の状態でタグ部３１のアドレスとＣＰＵアドレスＡ
ＤＤＩが一致した時にその出力を“ドとし、それによっ
て対応するアンドゲート３６を「有効Ｊにする。この状
態（比較回路３３の出力が“ｌ”）で変更済指示フラグ
Ｍがオフ（Ｍ＝０）であれば、インバータ３５の出力が
“ビとなり、アンドゲート３７が「有効」となる。一方
、比較回路４１は、有効指示フラグＶがオン（Ｖ＝　１
　）の状態でタグ部３１のアドレスとシステムバス４上
のアドレスＡＤＤ２が一致した時に、フラグ■のビット
をクリア（信号ＶＣＬＲ）する。また、比較回路４２は
、システムバス４上の他のキャンシュメモリからのバッ
ファ無効化要求コマンドのアドレスＢＩＡＤとストアバ
ッファ３８からの無効化アドレスＩＡＤが一致した時に
、バッファ無効化制御回路３９に対して上記キャンセル
信号ＣＮＬを供給すると共に、ストア動作制御回路４４
に対して上記ストアコマンド起動信号ＳＣ８を供給する
。

第３図（ｂ）に示される回路は、バッファ無効化要求コ
マンドの発行終了指示信号ＣＩＥＮＤとストア動作終了
指示信号５ＥＮＤに応答するオアゲー）５１と、ＣＰＵ
書き込み信号ＣＷＲＴ、オアゲート５１の出力および外
部クロックφをそれぞれＪ端子、Ｋ端子およびクロック
端子ＣＬＫに受けてＱ出力端子にストアバッファ・ビジ
ィ信号ＳＢＢを出力するＪ−に型フリップフロップ５２
と、ストアバッファ３８からの無効化アドレスＩＡＤと
ＣＰＵからのアドレスＡＤＤＩの一致／不一致を検出す
る比較回路５３と、該比較回路の出力とＣＰＵ書き込み
信号ＣＷＲＴに応答するアンドゲート５４と、該アンド
ゲートの出力とストアバッファ・ビジィ信号ＳＢＢに応
答するアンドゲート５５と、アンドゲート３７（第３図
（ａ）参照）の出力−Ｕとストアバッファ・ビジィ信号
ＳＢＨに応答するアンドゲート５６と、該アンドゲート
５５および５６の出力に応答してＣＰＵウェイト信号Ｃ
ＷＴを生成するオアゲート５６とから構成されている。

次に、第４図（ａ）　、　（ｂ）を参照しながらバッフ
ァ無効化制御方法について説明する。

（第４図（ａ）参照） ■　キャッシュメモリＩＡ、　ＩＢは、自メモリ内に登
録されていて（Ｖ＝　１　）且つ変更済指示フラグがオ
フ（Ｍ＝０）となっている領域に対して対応するＣ　Ｐ
　Ｕ２Ａ、２Ｂからのライト要求が有ると、該ライト要
求によるデータとアドレスを当該対象エントリおよびス
トアバッファ４３．３８に保持し、対応するＣＰＵヘラ
イト終了応答を返す、この時、書き換え対象エントリが
未変更状態から変更済状態に移行するため、キャッシュ
メモ１月Ａ、１Ｂはそれぞれ変更済指示フラグＭをオン
（Ｍ＝　１　）にする。

■　キャッシュメモリＩＡは、バッファ無効化要求コマ
ンドをシステムバス４に送出する（ライトワンス動作）
。

■　キャッシュメモリＩＢは、キャッシュメモリＩＡと
同様にしてバッファ無効化要求コマンドを送出（発行）
しようとしているが、たまたまキャッシュメモリＩＡの
動作の方が早かったためにシステムバスの使用権を獲得
できず、バッファ無効化要求コマンドの送出（発行）待
ち状態となる。

（第４図（ｂ）参照） ■　キャッシュメモリＩＢは、キャッシュメモリＩＡか
らのバッファ無効化要求コマンドにより、同一領域の登
録を抹消する。

なお、キャッシュメモ１月Ｂは、バッファ無効化要求コ
マンドの発行待ち状態では、同一領域に対するＣＰＵ２
Ｂからの新たなライト要求は終了させない。

■　キャッシュメモＩＪＩＡは、自メモリからのバッフ
ァ無効化要求コマンドの発行が終了したため、対応する
ＣＰＵ２Ａからのライト要求を受は付け、ライト終了応
答を返す。

■　キャッシュメモ１月Ｂは、発行待ち状態であったバ
ッファ無効化要求コマンドと同一の領域に対してキャッ
シュメモリＩＡからバッファ無効化要求コマンドが発行
されたため、該発行待ち状態をキャンセルすると共に、
■のステップで保持したストアバッファの内容をライト
コマンドによりストア・スル一方式で共有メモリ３へ格
納する（Ｖ＝１→０）。これによって、書き込みデータ
の消失を防止することができる。

第５図は第２図におけるキャッシュメモリの状態遷移の
様子を示している。

図中、Ｉ、Ｕ、Ｍ、（１）　、　（３）　、　（４）お
よび（５）については第７図と同様であるので、その説
明は省略する。ＳＴは共有メモリへのストア待ち状態、
Ｂｌはバッファ無効化要求コマンドの発行待ち状態を示
す。また、（２ａ）は未変更領域への書き込み、（２ｂ
）はバッファ無効化要求コマンドの発行、（６）はバッ
ファ無効化要求コマンドの発行待ち、（７）は同一領域
に対するバッファ無効化要求コマンドの検出、（８）は
ストア待ち、そして（９）はストア完了を示す。

以上説明したように本実施例の制御方式によれば、キャ
ンシュメモリＩＡ、　ＩＢにおいて同時に内部の同一領
域への書き込み要求が発生した場合に、一方のキャッシ
ュメモリＬＡ（ＩＢ）は、バッファ無効化要求コマンド
を発行し、そのライドリンス動作の終了後に該当エント
リの書き換えを行い、ＣＰＵヘライト終了応答を返すこ
とができる。これに対し他方のキャッシュメモリＩＢ（
１＾）は、自メモリにおけるバッファ無効化要求コマン
ドの送出待ち状態をキャンセルすると共に、他のキャッ
シュメモ１月Ａ（ＩＢ）からのバッファ無効化要求コマ
ンドを受けてストアバッファ３８．４３の内容をストア
・スル一方式で共有メモリ３へ書き込む。

これによって、書き換えたデータを消失させることなく
、他のキャッシュメモリ内の同一領域を無効化すること
ができ、さらにはコピー・バック方式の利点（高速処理
）を活かしてシステムの性能向上を図ることが可能とな
る。

なお、本実施例では２つのキャッシュメモリ間でのバッ
ファ無効化制御方法について説明したが、３つ以上のキ
ャッシュメモリ　（コピー・バック方式）間においても
上記制御方式が同様に適用され得ることは当業者には明
らかであろう。

〔発明の効果〕

以上説明したように本発明によれば、複数のコピー・バ
ック方式のキャッシュメモリのそれぞれの同一領域に対
して同時に書き込み要求が発生した場合に、キャッシュ
メモリ内で書き換えたデータを消失させることなく、コ
ピー・バック方式の利点である高速性を最大限に活かし
てバッファ無効化処理を実現することができ、それによ
ってシステム全体の性能向上を図ることが可能となる。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は本発明によるバッファ無効
化制御方式の原理図、第２図は本発明のバッファ無効化制御方式が適用される
密結合マルチプロセッサシステムの構成を示すブロック
図、第３図（ａ）および（ｂ）は第２図におけるキャッシュ
メモリの内部構成を示す回路図、第４図（ａ）および（ｂ）は第２図のシステムにおける
キャッシュメモリ制御形態を時系列的に示した図、第５図は第２図におけるキャッシュメモリの状態遷移図
、第６図は従来のキャッシュメモリ制御方式の問題点を説
明するための図、第７図は第６図におけるキャッシュメモリの状態遷移図
、である。（符号の説明）阿、〜Ｍｎ・・・コピー・バック方式のキャッシュメモ
リ、Ｃト・・共有メモリ、Ａ・・・アドレス部、Ｄ・・・データ部、 ■・・・有効指示フラグ、Ｍ・・・変更済指示フラグ、Ｃｉ・・・対応するＣＰＵ、ｐｏ・・・レジスタ手段、Ｐｌ・・・データを対象エントリおよびレジスタ手段に
格納しＪバッファ無効化要求コマンドを送出する手段（
処理）、Ｐ２・・・システムハス上のコマンドのアドレスと書き
込みアドレスを比較する手段（処理）、Ｐ３・・・バッ
ファ無効化要求コマンドの送出待ち状態をキャンセルし
、レジスタ手段の内容を共有メモリへ格納する処理。第２　図第４７第２図（こおけらキャッシュメモリの状態遷移図引回［・・・無効状態Ｕ・・・有効かつ未変更状態Ｍ・・・有効かつ変更済状態ＢＩ・・・バッファ無効化要求コマンドの発行待ち状態ＳＴ・・・ストア待ち状態

Claims

【特許請求の範囲】１、複数のコピー・バック方式のキャッシュメモリ（Ｍ
＿１〜Ｍｎ）と少なくとも１つの共有メモリ（ＣＭ）が
システムバスを介して接続されているマルチプロセッサ
システムにおいて、各キャッシュメモリ（Ｍｉ）は、内部のそれぞれのエン
トリにアドレス部（Ａ）、データ部（Ｄ）、アクセスア
ドレスで示される領域が自己のキャッシュメモリ内に存
在するか否かを指示する有効指示フラグ（Ｖ）、および
データが書き換えられたか否かを指示する変更済指示フ
ラグ（Ｍ）を有し、且つ、対応するＣＰＵ（Ｃｉ）から
の書き込み要求によるデータとアドレスを格納するレジ
スタ手段（Ｐ０）と、対応するＣＰＵからのデータの書
き込み要求があった場合に、その対象領域が当該キャッ
シュメモリ内に登録されていて且つ変更済指示フラグが
オフの時は該書き込み要求による書き込みデータを当該
対象エントリおよび前記レジスタ手段に格納し、該変更
済指示フラグをオンにすると共に、当該書き込みアドレ
スの少なくとも一部を含むバッファ無効化要求コマンド
を前記システムバスに送出する手段（Ｐ１）と、該システムバス上のコマンドを監視し、そのコマンドに
含まれるアドレスと前記書き込みアドレスを比較する手
段（Ｐ２）とを有し、前記バッファ無効化要求コマンドの送出待ち状態におい
て前記監視したシステムバス上のコマンドが他のキャッ
シュメモリからのバッファ無効化要求コマンドであって
且つ含まれるアドレスが同一領域を指示していた場合に
、該バッファ無効化要求コマンドの送出待ち状態をキャ
ンセルすると共に、前記レジスタ手段の内容をストア・
スルー方式で前記共有メモリへ格納する（Ｐ３）ように
したことを特徴とするバッファ無効化制御方式。２、前記キャッシュメモリは、前記バッファ無効化要求
コマンドの送出が終了した時に前記レジスタ手段を開放
状態にすることを特徴とする請求項１に記載のバッファ
無効化制御方式。３、前記キャッシュメモリは、前記システムバス上の他
のキャッシュメモリからのバッファ無効化要求コマンド
を監視し、そのコマンドに含まれるアドレス領域を自キ
ャッシュメモリ内から消去することを特徴とする請求項
１に記載のバッファ無効化制御方式。４、前記キャッシュメモリは、前記バッファ無効化要求
コマンドの送出前に対応するＣＰＵからの書き込み要求
に対して終了応答を返すことを特徴とする請求項１に記
載のバッファ無効化制御方式。５、前記キャッシュメモリは、対応するＣＰＵからの新
たな書き込み要求によるアドレスと前記レジスタ手段に
おけるアドレスの一部を比較する手段を有し、バッファ
無効化の対象となった領域に対する新たな書き込み要求
に対して該レジスタ手段が開放状態となるまで終了応答
を返さないことを特徴とする請求項２に記載のバッファ
無効化制御方式。６、前記キャッシュメモリは、前記有効指示フラグがオ
ンであって且つ前記変更済指示フラグがオフの領域に対
し対応するＣＰＵからの新たな書き込み要求が有った場
合に、前記レジスタ手段が開放状態となるまで該書き込
み要求に対して終了応答を返さないことを特徴とする請
求項２に記載のバッファ無効化制御方式。