JPH0498343A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPH0498343A JPH0498343A JP2210392A JP21039290A JPH0498343A JP H0498343 A JPH0498343 A JP H0498343A JP 2210392 A JP2210392 A JP 2210392A JP 21039290 A JP21039290 A JP 21039290A JP H0498343 A JPH0498343 A JP H0498343A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
主記憶装置に対する部分書き込みを全書き込みに変換す
るメモリ制御方式に関し、 複数のバッファ記憶装置間のデータの一致性を保証し、
かつ全ての場合について、部分書き込みを全書き込みに
変換できるようにすることを目的とし、 少なくとも１つの主記憶装置と、複数のプロセッサと、
該複数のプロセッサに対応した複数のバッファ記憶装置
とからなり、主記憶装置とバッファ記憶装置との間がス
トアスルー方式で管理されるメモリ制御方式において、
プロセッサから書き込み要求が発行されたとき、書き込
みアドレスが、当該プロセッサのバッファ記憶装置に専
有状態で存在するときには、該バッファ記憶装置の該当
するアドレスのデータとプロセッサの書き込みデータと
をマージして主記憶装置に全書き込みし、書き込みアド
レスが、複数のプロセッサ間で共有状態で存在するとき
には、書き込み要求を発行したプロセッサのバッファ記
憶装置の該当するアドレスのデータと書き込みデータと
をマージして主記憶装置に全書き込みし、書き込み要求
を発行したプロセッサ以外の他のプロセッサのバッファ
記憶装置の該当するアドレスのデータを無効化し、書き
込みアドレスが、当該プロセッサのバッファ記憶装置に
存在しない場合には、主記憶装置の該当するアドレスの
データを書き込みを行うバッファ記憶装置に転送し、該
転送されたデータとプロセッサの書き込みデータとをマ
ージして主記憶装置に全書き込みし、他のプロセッサの
バッファ記憶装置の該当するアドレスのデータを無効化
するよう構成する。
るメモリ制御方式に関し、 複数のバッファ記憶装置間のデータの一致性を保証し、
かつ全ての場合について、部分書き込みを全書き込みに
変換できるようにすることを目的とし、 少なくとも１つの主記憶装置と、複数のプロセッサと、
該複数のプロセッサに対応した複数のバッファ記憶装置
とからなり、主記憶装置とバッファ記憶装置との間がス
トアスルー方式で管理されるメモリ制御方式において、
プロセッサから書き込み要求が発行されたとき、書き込
みアドレスが、当該プロセッサのバッファ記憶装置に専
有状態で存在するときには、該バッファ記憶装置の該当
するアドレスのデータとプロセッサの書き込みデータと
をマージして主記憶装置に全書き込みし、書き込みアド
レスが、複数のプロセッサ間で共有状態で存在するとき
には、書き込み要求を発行したプロセッサのバッファ記
憶装置の該当するアドレスのデータと書き込みデータと
をマージして主記憶装置に全書き込みし、書き込み要求
を発行したプロセッサ以外の他のプロセッサのバッファ
記憶装置の該当するアドレスのデータを無効化し、書き
込みアドレスが、当該プロセッサのバッファ記憶装置に
存在しない場合には、主記憶装置の該当するアドレスの
データを書き込みを行うバッファ記憶装置に転送し、該
転送されたデータとプロセッサの書き込みデータとをマ
ージして主記憶装置に全書き込みし、他のプロセッサの
バッファ記憶装置の該当するアドレスのデータを無効化
するよう構成する。
〔産業上の利用分野］
本発明は、主記憶装置に対する部分書き込みを全書き込
みに変換するメモリ制御方式に関する。
みに変換するメモリ制御方式に関する。
複数のプロセッサからなる計算機システムのメモリ制御
方式として、ストアスルー方式とストアイン方式が知ら
れている。
方式として、ストアスルー方式とストアイン方式が知ら
れている。
ストアスルー方式は、プロセッサからの書き込み要求が
あった場合、主記憶装置とバッファ記憶装置の両方に対
してデータの書き込みを行う方式このストアスルー方式
の特徴は、最新の書き込みデータが常に主記憶装置に書
き込まれるので、バッファ記憶装置に障害が発生しても
、データが確実に保全され信軌性の高いシステムを構成
できることである。
あった場合、主記憶装置とバッファ記憶装置の両方に対
してデータの書き込みを行う方式このストアスルー方式
の特徴は、最新の書き込みデータが常に主記憶装置に書
き込まれるので、バッファ記憶装置に障害が発生しても
、データが確実に保全され信軌性の高いシステムを構成
できることである。
しかしながら、ストアスルー方式では、プロセッサから
の書き込み要求が発生する毎に、主記憶装置に対して書
き込みが行われるので、１台の主記憶装置を複数のプロ
セッサ間で共有するシステムでは、主記憶装置のビジー
時間が長くなり、システムの性能が低下するという欠点
がある。
の書き込み要求が発生する毎に、主記憶装置に対して書
き込みが行われるので、１台の主記憶装置を複数のプロ
セッサ間で共有するシステムでは、主記憶装置のビジー
時間が長くなり、システムの性能が低下するという欠点
がある。
これに対し、ストアイン方式では、プロセッサから書き
込み要求が発行されたとき、通常はデータの書き込みは
バッファ記憶装置に対してだけ行なわれ、バッファ記憶
装置に記憶されたデータブロックが新たなデータブロッ
クに置き換えられる場合にだけ、置換されるデータが主
記憶装置に書き込まれる。
込み要求が発行されたとき、通常はデータの書き込みは
バッファ記憶装置に対してだけ行なわれ、バッファ記憶
装置に記憶されたデータブロックが新たなデータブロッ
クに置き換えられる場合にだけ、置換されるデータが主
記憶装置に書き込まれる。
従って、ストアイン方式では、主記憶装置に対するアク
セス頻度が少なくなるので、主記憶装置のビジー状態が
短くなり、システム性能が低下するのを防止できる。
セス頻度が少なくなるので、主記憶装置のビジー状態が
短くなり、システム性能が低下するのを防止できる。
しかしながら、ストアイン方式では、最新のデータがバ
ッファ記憶装置上にしか存在しないために、バッファ記
憶装置に障害が発生すると、最新のデータが失われてし
まうという欠点がある。
ッファ記憶装置上にしか存在しないために、バッファ記
憶装置に障害が発生すると、最新のデータが失われてし
まうという欠点がある。
そこで、上述したストアスルー方式において、主記憶装
置に対するデータの書き込みを行いながら、主記憶装置
のビジーを低く保ことができれば、信輔性が高く且つ効
率の良いシステムを構築することができる。
置に対するデータの書き込みを行いながら、主記憶装置
のビジーを低く保ことができれば、信輔性が高く且つ効
率の良いシステムを構築することができる。
一般に主記憶装置に対するデータの書き込みは、エラー
訂正（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ ｃｏｒ
ｒｅｃｔｉｏｎ）コードの付加された所定バイト数単位
（これをＥＣＣ単位と呼ぶ、例えば、８バイト単位）で
行われる。ＥＣＣ単位より短いプロセッサからのデータ
（例えば、４バイトのデータ）を書き込む場合には、部
分書き込みとなり、先ず主記憶装置からＥＣＣ単位のデ
ータを読み出し、その読み出したデータにプロセッサの
書き込みデータをマージしてからＥＣＣコードを作成し
、作成したＥＣＣ単位のデータを主記憶装置に対して書
き込むという手順でデータの書き込みが行われる。
訂正（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ ｃｏｒ
ｒｅｃｔｉｏｎ）コードの付加された所定バイト数単位
（これをＥＣＣ単位と呼ぶ、例えば、８バイト単位）で
行われる。ＥＣＣ単位より短いプロセッサからのデータ
（例えば、４バイトのデータ）を書き込む場合には、部
分書き込みとなり、先ず主記憶装置からＥＣＣ単位のデ
ータを読み出し、その読み出したデータにプロセッサの
書き込みデータをマージしてからＥＣＣコードを作成し
、作成したＥＣＣ単位のデータを主記憶装置に対して書
き込むという手順でデータの書き込みが行われる。
すなわち、部分書き込みでは、主記憶装置に対し読み出
し及び書き込みの２回のオペレーション必要となるため
にアクセス回数が増大し、これが主記憶装置のビジー時
間が長くなる原因となっている。
し及び書き込みの２回のオペレーション必要となるため
にアクセス回数が増大し、これが主記憶装置のビジー時
間が長くなる原因となっている。
そこで、部分書き込みを全書き込みに変換する方法が種
々提案されており、例えば特開昭５０−１３７４４０号
には、単一のプロセッサシステムにおいて、部分書き込
みを全書き込みに変換する技術が開示されている。
々提案されており、例えば特開昭５０−１３７４４０号
には、単一のプロセッサシステムにおいて、部分書き込
みを全書き込みに変換する技術が開示されている。
しかしながら、この提案は、マルチプロセッサシステム
において生じる問題点を解決するものではない。マルチ
プロセッサシステムでは、複数のプロセッサがそれぞれ
のバッファ記憶装置に対してデータの書き込みを行うた
めに、１つのプロセッサの書き込みアドレスが他のプロ
セッサのバッファ記憶装置に保持されていることがある
。そこで、データの書き込みの際に、複数のバッファ記
憶装置間のデータの一致性を確保する必要がある。
において生じる問題点を解決するものではない。マルチ
プロセッサシステムでは、複数のプロセッサがそれぞれ
のバッファ記憶装置に対してデータの書き込みを行うた
めに、１つのプロセッサの書き込みアドレスが他のプロ
セッサのバッファ記憶装置に保持されていることがある
。そこで、データの書き込みの際に、複数のバッファ記
憶装置間のデータの一致性を確保する必要がある。
例えば、特開昭５１−３８８３９号、特開昭５５−３３
２５３号には、複数のプロセサッサが主記憶装置を共有
する場合に、部分書き込みを全書き込みに変換する技術
が述べられている。
２５３号には、複数のプロセサッサが主記憶装置を共有
する場合に、部分書き込みを全書き込みに変換する技術
が述べられている。
しかしながら、何れの技術も、複数のバッファ記憶装置
のデータの一致性を保ちながら、全ての場合について部
分書き込みを全書き込みに変換できるものではなかった
。
のデータの一致性を保ちながら、全ての場合について部
分書き込みを全書き込みに変換できるものではなかった
。
本発明の目的は、複数のバッファ記憶装置間のデータの
一致性を保証し、かつ全ての場合について、部分書き込
みを全書き込みに変換できるようにすることを目的とす
る。
一致性を保証し、かつ全ての場合について、部分書き込
みを全書き込みに変換できるようにすることを目的とす
る。
第１図（ａ）は、本発明の原理説明図である。また、第
１図ら）は、本発明のメモリ制御方式に基づくマルチプ
ロセッサシステムのシステム構成の−４１示す図である
。
１図ら）は、本発明のメモリ制御方式に基づくマルチプ
ロセッサシステムのシステム構成の−４１示す図である
。
本発明に係るマルチプロセッサシステムは、少なくとも
１つの主記憶装置５（第１図ら）参照、以下同じ）と、
複数のプロセッサ６ａ、６ｂ、６Ｃと、それら複数のプ
ロセッサに対応した複数のバッファ記憶装置７ａ、７ｂ
、７Ｃとからなり、主記憶装置５とバッファ記憶装置７
ａ〜７Ｃとの間はストアスルー方式で管理されている。
１つの主記憶装置５（第１図ら）参照、以下同じ）と、
複数のプロセッサ６ａ、６ｂ、６Ｃと、それら複数のプ
ロセッサに対応した複数のバッファ記憶装置７ａ、７ｂ
、７Ｃとからなり、主記憶装置５とバッファ記憶装置７
ａ〜７Ｃとの間はストアスルー方式で管理されている。
また、同図ｂ）に示す記憶制御装置８は、請求項２の発
明に対応したものであり、この記憶制御装置８は、主記
憶装置５に対するデータの書き込み及び読み出しを制御
するものである。この記憶制御装置８には、各バッファ
記憶装置７ａ〜７ｃのアドレス情報の一部あるいは全部
の複写情報を記憶するＴＡＧ部８ａを有している。
明に対応したものであり、この記憶制御装置８は、主記
憶装置５に対するデータの書き込み及び読み出しを制御
するものである。この記憶制御装置８には、各バッファ
記憶装置７ａ〜７ｃのアドレス情報の一部あるいは全部
の複写情報を記憶するＴＡＧ部８ａを有している。
プロセッサ６ａ、６ｂ、又は６ｃから書き込み要求が発
行されたとき、各バッファ記憶装置７ａ〜７ｃに登録さ
れているアドレスの状態として以下の３つの場合がある
。
行されたとき、各バッファ記憶装置７ａ〜７ｃに登録さ
れているアドレスの状態として以下の３つの場合がある
。
（１）書き込みアドレスが当該プロセッサのバッファ記
憶装置に専有状態で存在するとき。
憶装置に専有状態で存在するとき。
ここで専有状態とは、例えばそのアドレスが、書き込み
を行おうとするバッファ装置７ａにプロセッサ６ａから
の書き込み又は読み出しアドレスとして存在し、かつ他
のバッファ記憶装置７ｂ、７ｃには存在しない場合であ
る。この場合、バッファ記憶装置７ａの該当するアドレ
スのデータと書き込みデータとをマージして主記憶装置
５に全書き込みする。
を行おうとするバッファ装置７ａにプロセッサ６ａから
の書き込み又は読み出しアドレスとして存在し、かつ他
のバッファ記憶装置７ｂ、７ｃには存在しない場合であ
る。この場合、バッファ記憶装置７ａの該当するアドレ
スのデータと書き込みデータとをマージして主記憶装置
５に全書き込みする。
（２）書き込みアドレスが複数のバッファ記憶装置間で
共有状態で存在するとき。
共有状態で存在するとき。
ここで共有状態とは、例えばそのアドレスが、書き込み
を行おうとするバッファ記憶装置７ａにプロセッサ６ａ
からの書き込み又は読み出しアドレスとして存在し、他
のバッファ記憶装置ｆ７ｂ、７ｃに主記憶装置５からの
読み出し又は書き込みアドレスとして存在する場合であ
る。この場合、バッファ記憶装置７ａの該当するアドレ
スのデータと、書き込みデータとをマージして主記憶装
置５に全書き込みする。さらに、他のバッファ記憶装置
７ｂ、７ｃの該当するアドレスのデータを無効化する。
を行おうとするバッファ記憶装置７ａにプロセッサ６ａ
からの書き込み又は読み出しアドレスとして存在し、他
のバッファ記憶装置ｆ７ｂ、７ｃに主記憶装置５からの
読み出し又は書き込みアドレスとして存在する場合であ
る。この場合、バッファ記憶装置７ａの該当するアドレ
スのデータと、書き込みデータとをマージして主記憶装
置５に全書き込みする。さらに、他のバッファ記憶装置
７ｂ、７ｃの該当するアドレスのデータを無効化する。
（３）書き込みアドレスが、当該プロセッサのバッファ
記憶装置に存在しない場合。
記憶装置に存在しない場合。
この場合には、主記憶部Ｗ５の該当するアドレスのデー
タを、例えば書き込みを行おうとするバッファ記憶装置
７ａに転送し、その転送したデータと書き込みデータと
をマージして主記憶装置５に全書き込みする。さらに、
他のバッファ記憶部ｆ７ｂ、７ｃの該当するアドレスの
データを無効化する。
タを、例えば書き込みを行おうとするバッファ記憶装置
７ａに転送し、その転送したデータと書き込みデータと
をマージして主記憶装置５に全書き込みする。さらに、
他のバッファ記憶部ｆ７ｂ、７ｃの該当するアドレスの
データを無効化する。
本発明のメモリ制御方式によれば、書き込みアドレスが
、書き込みを行おうとするバッファ記憶装置に専有状態
で存在するときも、複数のバッファ記憶装置間で共有状
態で存在するときも、あるいはそのバッファ記憶装置に
存在しない場合にも、何れの場合についても、主記憶装
置に対する部分書き込みを全書き込みに変換することが
できる。
、書き込みを行おうとするバッファ記憶装置に専有状態
で存在するときも、複数のバッファ記憶装置間で共有状
態で存在するときも、あるいはそのバッファ記憶装置に
存在しない場合にも、何れの場合についても、主記憶装
置に対する部分書き込みを全書き込みに変換することが
できる。
例えば、書き込みを行おうとするバッファ記憶装置７ａ
にそのときの書き込みアドレスが存在せず、他のバッフ
ァ記憶装置７ｂ、７Ｃにそのアドレスが該当するプロセ
ッサからの書き込みアドレスとして存在する場合がある
。
にそのときの書き込みアドレスが存在せず、他のバッフ
ァ記憶装置７ｂ、７Ｃにそのアドレスが該当するプロセ
ッサからの書き込みアドレスとして存在する場合がある
。
この場合には、主記憶装置５に書き込まれているデータ
をバッファ記憶装置に転送し、転送したデータと、その
ときの書き込みデータとマージして主記憶装置に全書き
込みし、さらに他のバッファ記憶装置７ｂ、７Ｃの該当
するアドレスのデータを無効化することで、複数のバッ
ファ装置間に異なるデータが存在するのを防止できる。
をバッファ記憶装置に転送し、転送したデータと、その
ときの書き込みデータとマージして主記憶装置に全書き
込みし、さらに他のバッファ記憶装置７ｂ、７Ｃの該当
するアドレスのデータを無効化することで、複数のバッ
ファ装置間に異なるデータが存在するのを防止できる。
他の場合に付いても同様に部分書き込みを全書き込みに
変換することができ、全ての場合について、データの一
致性を確保しながら、部分書き込みを全書き込みに変換
することができる。
変換することができ、全ての場合について、データの一
致性を確保しながら、部分書き込みを全書き込みに変換
することができる。
以下、本発明の実施例を図面を参照しながら説明する。
第２図は、本発明のメモリ制御方式に係るマルチプロセ
ッサシステムのシステム構成図である。
ッサシステムのシステム構成図である。
同図に示すシステムは、４個のプロセッサＣＰｔＪ１１
ａ−ＣＰＵＩ １ ｄと、２個の主記憶装置（ＭＳＵ
）１２ａ、１２ｂと、それら主記憶装置１２ａ、１２ｂ
を制御する記憶制御装置（ＭＣＵ）１３とで構成されて
いる。
ａ−ＣＰＵＩ １ ｄと、２個の主記憶装置（ＭＳＵ
）１２ａ、１２ｂと、それら主記憶装置１２ａ、１２ｂ
を制御する記憶制御装置（ＭＣＵ）１３とで構成されて
いる。
各ＣＰＵ１１ａ〜１１ｄは、高速、小容量のメモリで構
成されるバッファ記憶部に対する書き込み及び読み出し
を制御するバッファ記憶制御部Ｉ４（第３図）を備えて
いる。
成されるバッファ記憶部に対する書き込み及び読み出し
を制御するバッファ記憶制御部Ｉ４（第３図）を備えて
いる。
第３図は、上記のバッファ記憶制御部１４の具体的構成
を示す図である。
を示す図である。
本実施例の各ＣＰＵ１１ａ−１ｉｄは、パイプライン制
御により命令が処理されている。第３図には詳しく示し
ていないが、各ＣＰＵには、パイプライン全体の制御と
、バッファ記憶部をアクセスするためのアドレス計算を
行うＩＵユニット１５と、データの加減乗除算などの演
算を行う演算制御部ＥＵ１６とが設けられている。
御により命令が処理されている。第３図には詳しく示し
ていないが、各ＣＰＵには、パイプライン全体の制御と
、バッファ記憶部をアクセスするためのアドレス計算を
行うＩＵユニット１５と、データの加減乗除算などの演
算を行う演算制御部ＥＵ１６とが設けられている。
ＩＵ１５から出力されるピント１からピント３１までの
論理アドレスは、レジスタＥＡＲ１７にセットされ比較
器２２及び２３に出力される。
論理アドレスは、レジスタＥＡＲ１７にセットされ比較
器２２及び２３に出力される。
アドレス変換バッファ （ＴＬＢ）１Ｂは、後述するＢ
Ｓ ＤＡＴＡ部２０に登録されているデータの論理アド
レスと、その論理アドレスに対応する実アドレスとを記
憶しているメモリである。このＴＬＢ１８には、ＩＵ１
５から出力される論理アドレスのビット１３からビット
１９が入力し、そのアドレスに対応するＰＲＩＭＡＲＹ
、 ＡＬＴＥＲＮＡＴＥの２つのエントリが同時に読
み出される。
Ｓ ＤＡＴＡ部２０に登録されているデータの論理アド
レスと、その論理アドレスに対応する実アドレスとを記
憶しているメモリである。このＴＬＢ１８には、ＩＵ１
５から出力される論理アドレスのビット１３からビット
１９が入力し、そのアドレスに対応するＰＲＩＭＡＲＹ
、 ＡＬＴＥＲＮＡＴＥの２つのエントリが同時に読
み出される。
レジスタＥＡＲ１７から出力される論理アドレスは、比
較器２２及び２３により、上記のアドレス変換バッファ
ＴＬＢ １８の論理アドレスと比較され、一致するアド
レスの実アドレスが読み出されて、論理アドレスから実
アドレスへの変換が行われる。このとき読み出される実
アドレスは、ＢＳＴＡＧ部１９及びレジスタＲＡＲ２６
に出力される。
較器２２及び２３により、上記のアドレス変換バッファ
ＴＬＢ １８の論理アドレスと比較され、一致するアド
レスの実アドレスが読み出されて、論理アドレスから実
アドレスへの変換が行われる。このとき読み出される実
アドレスは、ＢＳＴＡＧ部１９及びレジスタＲＡＲ２６
に出力される。
ＢＳ ＴＡＧＡｌＢ１２ＷＡＹＯからＷＡＹ７の８つの
連想レベルで構成されており、８つのＷＡＹには主記憶
上の同じブロック群のアドレス情報が書き込まれる。
連想レベルで構成されており、８つのＷＡＹには主記憶
上の同じブロック群のアドレス情報が書き込まれる。
ＢＳ ＴＡＧＡｌＢ１２ＷＡＹ ｆ７）出力は、それぞ
れ２×８個の比較器２１に入力しており、比較器２１に
おいて、ＴＬＢＩ８のＲＥＡＬ部１８ｂから出力される
実アドレスと比較される。この比較器２１の比較結果と
、比較器２２及び２３の比較結果とから、ＩＵ−１５か
ら出力された論理アドレスがＢＳ ＴＡＧＡｌＢ１２の
ＷＡＹに存在するか、あるいは存在しないかが判る。
れ２×８個の比較器２１に入力しており、比較器２１に
おいて、ＴＬＢＩ８のＲＥＡＬ部１８ｂから出力される
実アドレスと比較される。この比較器２１の比較結果と
、比較器２２及び２３の比較結果とから、ＩＵ−１５か
ら出力された論理アドレスがＢＳ ＴＡＧＡｌＢ１２の
ＷＡＹに存在するか、あるいは存在しないかが判る。
ここで、ＩＵ１５がら出力される論理アドレスは、仮想
アドレス方式で４にバイト単位のページアドレス変換が
行われており、アドレスデータのビット１からビット３
１の内、ビット２０〜３１は論理アドレスと実アドレス
とが一致している。
アドレス方式で４にバイト単位のページアドレス変換が
行われており、アドレスデータのビット１からビット３
１の内、ビット２０〜３１は論理アドレスと実アドレス
とが一致している。
上記のＢＳ ＴＡＧＡｌＢ１２．１０１５からピント２
０〜２５の論理アドレス（−実アドレス）が入力してお
り、Ｔ Ｌ Ｂ １８ ｆ７） ＬＯＧＩＣＡＬ部１８
ａ（７）比較結果を待たずに、ＲＥＡＬ部１８ｂと各Ｗ
ＡＹのアドレスデータとを比較できるようになっている
。これにより、ＢＳ ＴＡＧＡｌＢ１２索が高速化され
る。
０〜２５の論理アドレス（−実アドレス）が入力してお
り、Ｔ Ｌ Ｂ １８ ｆ７） ＬＯＧＩＣＡＬ部１８
ａ（７）比較結果を待たずに、ＲＥＡＬ部１８ｂと各Ｗ
ＡＹのアドレスデータとを比較できるようになっている
。これにより、ＢＳ ＴＡＧＡｌＢ１２索が高速化され
る。
本実施例では、ＢＳ ＴＡＧ部Ｉ９には、エントリーの
有効、無効を示すＶＡＬＩＩ） ＢＩＴ： Ｖフラグと
ビット１からビットＩ９からなる実アドレスビットに加
え、ＢＳ ＴＡＧＡｌＢ１２録されているアドレスに対
して、プロセッサからの書き込みが行われたか否がを明
示するＣＨＡＮＧＥ ＢＩＴ： Ｃフラグを設けている
。このＣフラグは、プロセッサが書き込みを行ったとき
「１」にセットされ、他のプロセッサが同一アドレスに
対して書き込みを行ったとき「ｏ」にリセントされるよ
うになっている。
有効、無効を示すＶＡＬＩＩ） ＢＩＴ： Ｖフラグと
ビット１からビットＩ９からなる実アドレスビットに加
え、ＢＳ ＴＡＧＡｌＢ１２録されているアドレスに対
して、プロセッサからの書き込みが行われたか否がを明
示するＣＨＡＮＧＥ ＢＩＴ： Ｃフラグを設けている
。このＣフラグは、プロセッサが書き込みを行ったとき
「１」にセットされ、他のプロセッサが同一アドレスに
対して書き込みを行ったとき「ｏ」にリセントされるよ
うになっている。
ＢＳ ＤＡＴＡ部２０は、ＢＳ ＴＡＧＡｌＢ１２ＡＹ
数に対応した構成を有するデータメモリである。このＢ
Ｓ ＤＡＴＡ部２０ムこは、ＢＳ ＴＡＧＡｌＢ１２し
て１マシンサイクル遅れて、ＥＡＲ１７から論理アドレ
ス（実アドレス）のビット２０〜ビツト２５が出力され
、そのアドレスで指定されるデータが読み出される。
数に対応した構成を有するデータメモリである。このＢ
Ｓ ＤＡＴＡ部２０ムこは、ＢＳ ＴＡＧＡｌＢ１２し
て１マシンサイクル遅れて、ＥＡＲ１７から論理アドレ
ス（実アドレス）のビット２０〜ビツト２５が出力され
、そのアドレスで指定されるデータが読み出される。
このＢＳ ＤＡＴＡ部２０に記憶されるデータの書き換
えは、Ｌ ＲＵ （Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕ
ｓｅｄ）方式で行われており、参照頻度の低いものから
順にＢＳ ＴＡＧＡｌＢ１２ＢＳ ＤＡＴＡ部２０から
追い出される。
えは、Ｌ ＲＵ （Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕ
ｓｅｄ）方式で行われており、参照頻度の低いものから
順にＢＳ ＴＡＧＡｌＢ１２ＢＳ ＤＡＴＡ部２０から
追い出される。
ＢＳ ＤＡＴＡ部２０から読み出されるデータは、ＡＬ
ＩＧＮ＆５ＥＬＥＣＴ回路２４により、比較器２１の比
較結果に基づいて所望のデータＷＡＹが選択され、同時
にＷＯＲＤ ＲＥＧ２５のどの方向からデータを格納す
るか、すなわちＷＯＲＤ ＲＥＧ２５の先頭からデータ
を格納するか、あるいはＷＯＲＤ ＲＥＧ２５の後ろか
らデータを格納す−るかが決定される。
ＩＧＮ＆５ＥＬＥＣＴ回路２４により、比較器２１の比
較結果に基づいて所望のデータＷＡＹが選択され、同時
にＷＯＲＤ ＲＥＧ２５のどの方向からデータを格納す
るか、すなわちＷＯＲＤ ＲＥＧ２５の先頭からデータ
を格納するか、あるいはＷＯＲＤ ＲＥＧ２５の後ろか
らデータを格納す−るかが決定される。
ＷＯＲＤ ＲＥＧ２５に格納された命令語、オペランド
データ等は、ＩＵ１５に出力されて命令のデコード、演
算用オペランドデータとして使用される。
データ等は、ＩＵ１５に出力されて命令のデコード、演
算用オペランドデータとして使用される。
ＴＬＢ Ｉ ８において、論理アドレスがら実アドレス
に変換されたアドレスデータ（ＴＬＢ１８の出力Ｂ、Ｃ
）は、リアルアドレスレジスタ（ＲＡＲ）２６にセット
される。このＲＡＲ２６にセ・ントされたアドレスデー
タは、主記憶装置（ＭＳＵ）１２ａ又は１２ｂのアクセ
スタイミングのギャプを吸収するために、−旦レジスタ
５ＴＡＲ２７に記憶される。
に変換されたアドレスデータ（ＴＬＢ１８の出力Ｂ、Ｃ
）は、リアルアドレスレジスタ（ＲＡＲ）２６にセット
される。このＲＡＲ２６にセ・ントされたアドレスデー
タは、主記憶装置（ＭＳＵ）１２ａ又は１２ｂのアクセ
スタイミングのギャプを吸収するために、−旦レジスタ
５ＴＡＲ２７に記憶される。
ＣＰＵの書き込みデータは、ＥＵ１６がらＥ−ＵＮＩＴ
５ＴＯＲＥ ＤＡＴＡハスを経てＡＬＩＧＮ回路２８
に取り込まれる。ＡＬＩＧＮ回路２８の出力は、ＢＳ
ＤＡＴＡｌＢ２８書き込みデータとしてレジスタ５ＤＲ
２９に出力されると共に、主記憶装置への書き込みデー
タとしてストアバッファ（ＳＴＢ）３０にセットされる
。
５ＴＯＲＥ ＤＡＴＡハスを経てＡＬＩＧＮ回路２８
に取り込まれる。ＡＬＩＧＮ回路２８の出力は、ＢＳ
ＤＡＴＡｌＢ２８書き込みデータとしてレジスタ５ＤＲ
２９に出力されると共に、主記憶装置への書き込みデー
タとしてストアバッファ（ＳＴＢ）３０にセットされる
。
ストアアドレスレジスタ（ＳＴＡＲ）２７及びストアバ
ッファ（ＳＴＢ）３０にセットされた書き込みアドレス
及び書き込みデータは、ＭＣＵＩ３が受付可能となった
とき、セレクタ３１．３２及びレジスタＭＳＡＲ３３及
びＭＤＩ３４を経て出力される。
ッファ（ＳＴＢ）３０にセットされた書き込みアドレス
及び書き込みデータは、ＭＣＵＩ３が受付可能となった
とき、セレクタ３１．３２及びレジスタＭＳＡＲ３３及
びＭＤＩ３４を経て出力される。
また、レジスタＢＩＡＲ３５は、後述するＭＣＵ１３か
ら出力されるブロック転送アドレス、あるいは無効化す
べきアドレスを記憶する回路である。
ら出力されるブロック転送アドレス、あるいは無効化す
べきアドレスを記憶する回路である。
上述したバッファ記憶制御部１４と同じ構成の回路が各
ＣＰＵＩ Ｉ ａ〜ｌｉｄに設けられており、それぞれ
のバッファ記憶制御部１４のＭＳＡＲ３３及びＭＤ Ｉ
３４には、ＭＣＵ１３の状態に関わらずアドレス及び
データがセットされ、それらのデータがパイプライン処
理とは独立にＭＣＵ１３に出力される。
ＣＰＵＩ Ｉ ａ〜ｌｉｄに設けられており、それぞれ
のバッファ記憶制御部１４のＭＳＡＲ３３及びＭＤ Ｉ
３４には、ＭＣＵ１３の状態に関わらずアドレス及び
データがセットされ、それらのデータがパイプライン処
理とは独立にＭＣＵ１３に出力される。
次に、ＭＣＵ （記憶制御装置）１３の回路構成を第５
図により説明する。
図により説明する。
ＭＣＵ１３には、４個のＣＰＵ１１ａ 〜ｌｉｄに対応
して、それぞれのアクセス要求を記憶する４個のボート
４１ａ〜４１ｄが設けられている。
して、それぞれのアクセス要求を記憶する４個のボート
４１ａ〜４１ｄが設けられている。
このボート４１ａ〜４］ｄに記憶されたアクセス要求は
、プライオリティ回路４２によりパイプライン使用権の
優先順位が決められ、最も優先度の高いリクエストがタ
イミングレジスタＴ１に送られる。そして、次のタイミ
ングにタイミングレジスタＴ２から主記憶装置（ＭＳＵ
）１２ａ又は１２ｂに出力されると共に、タイミングレ
ジスタＴ３に出力される。タイミングレジスタＴ３〜Ｔ
７は、読み出し及び書き込みのオペレーションのタイミ
ングを取るためものである。
、プライオリティ回路４２によりパイプライン使用権の
優先順位が決められ、最も優先度の高いリクエストがタ
イミングレジスタＴ１に送られる。そして、次のタイミ
ングにタイミングレジスタＴ２から主記憶装置（ＭＳＵ
）１２ａ又は１２ｂに出力されると共に、タイミングレ
ジスタＴ３に出力される。タイミングレジスタＴ３〜Ｔ
７は、読み出し及び書き込みのオペレーションのタイミ
ングを取るためものである。
タイミングレジスタＴ１から出力されるリクエストが、
ＣＰＵからの書き込み要求であったときには、そのとき
の書き込みアドレスと一致するアドレスが他のＣＰＵに
存在するか否かをＴＡＧ部４３ａ〜４３ｄを参照して調
べる。ここで、ＴＡＧ部４３ａ〜４３ｄとは、前述した
バッファ記憶制御部１４のＢＳ ＴＡＧＡｌＢ１２ドレ
ス情報のコピーを、ＣＰＵ毎に記憶している回路である
。
ＣＰＵからの書き込み要求であったときには、そのとき
の書き込みアドレスと一致するアドレスが他のＣＰＵに
存在するか否かをＴＡＧ部４３ａ〜４３ｄを参照して調
べる。ここで、ＴＡＧ部４３ａ〜４３ｄとは、前述した
バッファ記憶制御部１４のＢＳ ＴＡＧＡｌＢ１２ドレ
ス情報のコピーを、ＣＰＵ毎に記憶している回路である
。
第６図は、ＭＣＵ１３のＴＡＧ部４３ ａ 〜４３ ｄ
の構成図である。ＴＡＧ部４３ａ〜４３ｄは、第４図に
示したバッファ記憶制御部１４のＢＳ ＴＡＧＡｌＢ１
２ぼ同様の構成を有している。 ＢＳ ＴＡＧＡｌＢ１
２なる点は、ＣＨＡＮＧＥ ＢＩＴ： Ｃが設けらてい
ないことである。
の構成図である。ＴＡＧ部４３ａ〜４３ｄは、第４図に
示したバッファ記憶制御部１４のＢＳ ＴＡＧＡｌＢ１
２ぼ同様の構成を有している。 ＢＳ ＴＡＧＡｌＢ１
２なる点は、ＣＨＡＮＧＥ ＢＩＴ： Ｃが設けらてい
ないことである。
第５図に戻り、ＣＰＵからのリクエストがあると、ＴＡ
Ｇ部４３ａ〜４３ｄから書き込みアドレスに対応したア
ドレス情報が順次読み出され、比較器４４ａ〜４４ｄに
より、読み出されたアドレスとＩＵ１５からの書き込み
又は読み出しアドレスとが比較される。そして、一致す
るアドレスが存在すると、そのアドレス情報が対応する
レジスタＢｒ４５ａ〜４５ｄに出力される。このレジス
タＢ１４７ａ〜４７ｄから出力されるアドレス情報は、
前述した各ＣＰＵのバッファ記憶制御部１４のレジスタ
ＢＩＡＲ３５に出力される。
Ｇ部４３ａ〜４３ｄから書き込みアドレスに対応したア
ドレス情報が順次読み出され、比較器４４ａ〜４４ｄに
より、読み出されたアドレスとＩＵ１５からの書き込み
又は読み出しアドレスとが比較される。そして、一致す
るアドレスが存在すると、そのアドレス情報が対応する
レジスタＢｒ４５ａ〜４５ｄに出力される。このレジス
タＢ１４７ａ〜４７ｄから出力されるアドレス情報は、
前述した各ＣＰＵのバッファ記憶制御部１４のレジスタ
ＢＩＡＲ３５に出力される。
このとき、ＣＰＵからのリクエストがバッファ記憶部に
対する書き込み要求で、他のＣＰＵに同一のアドレスが
存在する場合には、他のＣＰＵに対して該当するアドレ
スを無効化する指示が出される。
対する書き込み要求で、他のＣＰＵに同一のアドレスが
存在する場合には、他のＣＰＵに対して該当するアドレ
スを無効化する指示が出される。
レジスタＭＳＲＤＩ４６は、主記憶装置（ＭＳｔＪ）１
２ａ、１２ｂから読み出されるデータを記憶するレジス
タである。このレジスタＭＳＲＤ １４６に記憶された
データは、ＳＹＮＤＲＯＭＥチェンク回路（ＳＹＤ）４
７でＥＣＣコードがチエツクされた後、レジスタＭＳＲ
ＤＩＩ４８に記憶される。
２ａ、１２ｂから読み出されるデータを記憶するレジス
タである。このレジスタＭＳＲＤ １４６に記憶された
データは、ＳＹＮＤＲＯＭＥチェンク回路（ＳＹＤ）４
７でＥＣＣコードがチエツクされた後、レジスタＭＳＲ
ＤＩＩ４８に記憶される。
レジスタＭＳＲＤＩＩ４８に記憶されたデータは、Ｃｏ
ＲＲＥＣＴ回路（ＣＯＲ）４９でエラー訂正がなされた
後、レジスタＭＳＲＤＩ［［５０及びＭＣＵＤＯ５１を
経て、対象となるＣＰＵに出力される。
ＲＲＥＣＴ回路（ＣＯＲ）４９でエラー訂正がなされた
後、レジスタＭＳＲＤＩ［［５０及びＭＣＵＤＯ５１を
経て、対象となるＣＰＵに出力される。
ボートＤＩ ＰＯＲＴ５２は、４個のｃｐｕがら出力さ
れる書き込みデータを記憶する４個のレジスタで構成さ
れており、このＤＴ ＰＯＲＴ ５２に記憶されたデー
タの中で優先権の与えられたボートに対応するデータが
、ナレツジ５３で選択されＭＳＷＤｒ５４に記憶される
。ＭＳＷＤ Ｉ ５４の出力データに対し、ＧＥＮ部５
５でＥＣＣコードが作成され、そのＥＣＣコードが付加
されたデータが、ＭＳＷＤＩ１５６を経てＭＳＵ１２ａ
又は１２ｂに書き込みデータとして出力される。
れる書き込みデータを記憶する４個のレジスタで構成さ
れており、このＤＴ ＰＯＲＴ ５２に記憶されたデー
タの中で優先権の与えられたボートに対応するデータが
、ナレツジ５３で選択されＭＳＷＤｒ５４に記憶される
。ＭＳＷＤ Ｉ ５４の出力データに対し、ＧＥＮ部５
５でＥＣＣコードが作成され、そのＥＣＣコードが付加
されたデータが、ＭＳＷＤＩ１５６を経てＭＳＵ１２ａ
又は１２ｂに書き込みデータとして出力される。
次に、主記憶装置（ＭＳＵ）１２ａ、１２ｂの構成を第
７図により説明する。
７図により説明する。
本実施例のＭＳＵ１２ａ、１２ｂのメモリ６１は、同時
に動作可能な複数のバンクで構成されている。これは１
つのメモリアクセスを実行するのに、通常複数のマシン
サイクルを要するので、異なったバンクの別のアドレス
を同時にアクセスできるようにして、主記憶装置のスル
ープットを向上させるためである。
に動作可能な複数のバンクで構成されている。これは１
つのメモリアクセスを実行するのに、通常複数のマシン
サイクルを要するので、異なったバンクの別のアドレス
を同時にアクセスできるようにして、主記憶装置のスル
ープットを向上させるためである。
例えば、第７図に示したＭＳＵでは、レジスタＡＤＲ６
２に記憶されるＭＣＵ１３からの読み出しアドレスの下
位アドレスを、８バイト単位で変化させることにより、
８個のバンクを同時にアクセスすることができる。これ
ら８個のバンクから読み出された８ Ｘ ８ ＝６４ハ
イドのデータは、レジスタＤＯＲ６３に保持されてＭＣ
Ｕ１３に出力される。
２に記憶されるＭＣＵ１３からの読み出しアドレスの下
位アドレスを、８バイト単位で変化させることにより、
８個のバンクを同時にアクセスすることができる。これ
ら８個のバンクから読み出された８ Ｘ ８ ＝６４ハ
イドのデータは、レジスタＤＯＲ６３に保持されてＭＣ
Ｕ１３に出力される。
また、書き込みの場合は、ＭＣＵ１３から出力されたデ
ータがレジスタＤＩＲ６４に記憶され、そのデータがレ
ジスタＡＤＲ６２のアドレスで指定されるバンクに書き
込まれる。
ータがレジスタＤＩＲ６４に記憶され、そのデータがレ
ジスタＡＤＲ６２のアドレスで指定されるバンクに書き
込まれる。
次に、本発明に係るメモリ制御方式に基づく、データの
読み出し及び書き込み処理の内容を、第８図及び第９図
のフローチャートを参照して説明する。
読み出し及び書き込み処理の内容を、第８図及び第９図
のフローチャートを参照して説明する。
以下では、ＣＰＵ１１ａから読み出し、あるいは書き込
み要求が発行されたときのＣＰＵ１ｉ’ａのバッファ記
憶制御部Ｉ４及びＭＣＵＩ３の動作を説明する。
み要求が発行されたときのＣＰＵ１ｉ’ａのバッファ記
憶制御部Ｉ４及びＭＣＵＩ３の動作を説明する。
先ず、読み出しの場合の動作を第８図のフローチャート
を参照して説明する。
を参照して説明する。
バッファ記憶制御部１４は、ＢＳ ＴＡＧ部１９のアド
レス情報と、ｒＵ１５から出力される読み出しアドレス
とを比較し、一致するアドレスが存在するか否かを判断
する（第８図、ＳＬ）。
レス情報と、ｒＵ１５から出力される読み出しアドレス
とを比較し、一致するアドレスが存在するか否かを判断
する（第８図、ＳＬ）。
読み出しアドレスと同一のアドレスがＢＳ ＴＡＧ部１
９に存在する場合には、バッファ記憶制御部１４は、そ
のアドレスに対応したデータをＢＳ ＤＡＴＡ部２０か
ら読み出しＷＯＲＤ ＲＥＧ２５にセットして（Ｓ２）
、読み出し処理を終了する。
９に存在する場合には、バッファ記憶制御部１４は、そ
のアドレスに対応したデータをＢＳ ＤＡＴＡ部２０か
ら読み出しＷＯＲＤ ＲＥＧ２５にセットして（Ｓ２）
、読み出し処理を終了する。
一致するアドレスがＢＳ ＴＡＧ部１９に存在しない場
合には、ＣＰＵ１１ａは、ＭＣＵ１３に対しブロック読
み出し要求を発行する（Ｓ３）。
合には、ＣＰＵ１１ａは、ＭＣＵ１３に対しブロック読
み出し要求を発行する（Ｓ３）。
ＣＰＵからのブロック転送要求を受は付けると、ＭＣＵ
１３は、ＭＳＵ１２ａ又は１２ｂから該当するアドレス
のブロックデータを読み出す（Ｓ４）。
１３は、ＭＳＵ１２ａ又は１２ｂから該当するアドレス
のブロックデータを読み出す（Ｓ４）。
さらに、ＭＣＵ１３の対応するＴＡＧ部４３ａ〜４３ｄ
に、このときのブロックアドレスを登録し、ＶＡｕＤ
ＢＩＴ： Ｖを「１」にする（Ｓ５）。
に、このときのブロックアドレスを登録し、ＶＡｕＤ
ＢＩＴ： Ｖを「１」にする（Ｓ５）。
バッファ記憶制御部Ｉ４では、ＭＳＵＩ２ａ又は１２ｂ
から転送されるブロックアドレスを、ＢＳＴＡＧ部１９
に全１９、さらにそのアドレスに付いてはデータの書き
込みとなるので、ＢＳ ＴＡＧ部１９のＶＡＬＩＤ Ｂ
ＩＴをＶ ＝ １ 、ＣＨＡＮＧＥ ＢＩＴをＣ＝１に
設定するする（Ｓ６）。
から転送されるブロックアドレスを、ＢＳＴＡＧ部１９
に全１９、さらにそのアドレスに付いてはデータの書き
込みとなるので、ＢＳ ＴＡＧ部１９のＶＡＬＩＤ Ｂ
ＩＴをＶ ＝ １ 、ＣＨＡＮＧＥ ＢＩＴをＣ＝１に
設定するする（Ｓ６）。
そして、ＭＳＵ１２ａ又は１２ｂからフロック転送され
たデータをバイパスさせてＩＵ１５に出力する（Ｓ７）
。
たデータをバイパスさせてＩＵ１５に出力する（Ｓ７）
。
次に、ｃｐｕｉｉａから書き込み要求が発行された場合
の動作を、第９図のフローチャートを参照して説明する
。
の動作を、第９図のフローチャートを参照して説明する
。
先ず、バッファ記憶制御部１４は、ＢＳ ＴＡＧ部１９
に、ＩＵ１５からの書き込みアドレスと一致するアドレ
スが存在するか否かを調べる（第９図、Ｓ８）。
に、ＩＵ１５からの書き込みアドレスと一致するアドレ
スが存在するか否かを調べる（第９図、Ｓ８）。
一致するアドレスがＢＳ ＴＡＧ部１９に存在する場合
には、次にＢＳ ＴＡＧ部１９のＣＨＡＮＧＥ ＢＴＴ
： Ｃが「１」かどうかを判別する（Ｓ９）。
には、次にＢＳ ＴＡＧ部１９のＣＨＡＮＧＥ ＢＴＴ
： Ｃが「１」かどうかを判別する（Ｓ９）。
このとき、ＩＵ１５からの書き込み要求に対して該当す
るアドレスがＢＳ ＴＡＧ部１９に存在し、がつＣ＝１
であれば、ＣＰＵ１１ａのバッファ記憶制御部１４には
、最新のデータが書き込まれていることを示している。
るアドレスがＢＳ ＴＡＧ部１９に存在し、がつＣ＝１
であれば、ＣＰＵ１１ａのバッファ記憶制御部１４には
、最新のデータが書き込まれていることを示している。
そこで、ＢＳ ＤＡＴＡ部２ｏの該当するアドレスのデ
ータを読み出し、その読み出したデータと書き込みデー
タとを、ストアバンファ（ＳＴＢ）３０でマージして、
８バイトのデータとしてＭＣＵ１３に出力する。さらに
、このときの書き込みデータをＢＳ ＤＡＴＡ部２ｏの
該当するアドレスに書き込む（Ｓ９）。
ータを読み出し、その読み出したデータと書き込みデー
タとを、ストアバンファ（ＳＴＢ）３０でマージして、
８バイトのデータとしてＭＣＵ１３に出力する。さらに
、このときの書き込みデータをＢＳ ＤＡＴＡ部２ｏの
該当するアドレスに書き込む（Ｓ９）。
これにより、ＭＣＵＩ３は１回のオペレーションでＭＳ
Ｕにデータを書き込むことができ、部分書き込みを全書
き込みに変換することができる。
Ｕにデータを書き込むことができ、部分書き込みを全書
き込みに変換することができる。
また、ＩＵＩ５からの書き込み要求に対して該当するア
ドレスがＢＳ ＴＡＧ部１９に存在し、かつＣ＝０であ
れば、ＢＳ ＤＡＴＡ部２０にはＭＳＵ１２ａ又は１２
ｂからの読み出しデータが記憶されていることになる。
ドレスがＢＳ ＴＡＧ部１９に存在し、かつＣ＝０であ
れば、ＢＳ ＤＡＴＡ部２０にはＭＳＵ１２ａ又は１２
ｂからの読み出しデータが記憶されていることになる。
この場合には、先ずＭＣＵ１３に対して７４６部４３ａ
〜４３ｄの検索要求が出力される（Ｓｌｌ）ＭＣＵ１３
では、この検索要求に対応して、そのときの書き込みア
ドレスから７４６部４３ａ〜４３ｄを検索し、他のＣＰ
Ｕに一致するアドレスが存在するか否を調べる（Ｓ１２
）。
〜４３ｄの検索要求が出力される（Ｓｌｌ）ＭＣＵ１３
では、この検索要求に対応して、そのときの書き込みア
ドレスから７４６部４３ａ〜４３ｄを検索し、他のＣＰ
Ｕに一致するアドレスが存在するか否を調べる（Ｓ１２
）。
７４６部４３ａ〜４３ｄの何れかに一致するアドレスが
存在したなら、ＭＣＵ１３は、対応するＣＰＵに対して
、自己のＢＳ ＴＡＧ部１９の該当するアドレスを無効
化するように指示する（Ｓ１３）。
存在したなら、ＭＣＵ１３は、対応するＣＰＵに対して
、自己のＢＳ ＴＡＧ部１９の該当するアドレスを無効
化するように指示する（Ｓ１３）。
ＭＣＵＩ３から無効化の指示を受は取ると、各ＣＰＵは
、例えばＢＳ ＴＡＧ部１９の■フラグを「０」に、Ｃ
フラグを「０」して、該当するアドレスを無効化する。
、例えばＢＳ ＴＡＧ部１９の■フラグを「０」に、Ｃ
フラグを「０」して、該当するアドレスを無効化する。
ステップ３１２の判別で、ＭＣＵ１３の７４６部４３ａ
〜４３ｄに一致するアドレスが存在しないとき、又はス
テップ３１３において他のＣＰＵのＢＳ ＴＡＧ部１９
の該当するアドレスが無効化された後には、書き込み要
求を発行したＣＰＵは、自己のＢＳ ＴＡＧ部１９の該
当するアドレスのＣフラグにｒｌ、を設定する（Ｓ１４
）。
〜４３ｄに一致するアドレスが存在しないとき、又はス
テップ３１３において他のＣＰＵのＢＳ ＴＡＧ部１９
の該当するアドレスが無効化された後には、書き込み要
求を発行したＣＰＵは、自己のＢＳ ＴＡＧ部１９の該
当するアドレスのＣフラグにｒｌ、を設定する（Ｓ１４
）。
その後、上述したステップＳＩＯにおいて、ＥＵ１６か
らの書き込みデータを、ＢＳ ＤＡＴＡ部２０の該当す
るアドレスに書き込む。
らの書き込みデータを、ＢＳ ＤＡＴＡ部２０の該当す
るアドレスに書き込む。
ステップＳ８の判別において、ＩＵ１５から出力された
書き込みアドレスが自己のＢＳ ＴＡＧ部１９に存在し
ない場合には、ステップ３１５に進みＭＣＵ１３に対し
て排他的ブロック読み出し要求を発行する。
書き込みアドレスが自己のＢＳ ＴＡＧ部１９に存在し
ない場合には、ステップ３１５に進みＭＣＵ１３に対し
て排他的ブロック読み出し要求を発行する。
ＭＣＵ１３では、このブロック読み出し要求に対応して
、そのときの読み出しアドレスと一致するアドレスが７
４６部４３ａ〜４３ｄに存在するか否かを判別する（Ｓ
１６）。
、そのときの読み出しアドレスと一致するアドレスが７
４６部４３ａ〜４３ｄに存在するか否かを判別する（Ｓ
１６）。
一致するアドレスが７４６部４３ａ〜４３ｄに存在した
なら、対応するＣＰＵにアドレスの無効化を指示する（
Ｓ１７）。
なら、対応するＣＰＵにアドレスの無効化を指示する（
Ｓ１７）。
ステップＳ１６の判別で７４６部４３ａ〜４３ｄに一致
するアドレスが存在しなかったとき、あるいはステップ
Ｓ１７で他のＣＰＵ０ＢＳ ＴＡＧ部１９の該当するア
ドレスを無効化した後には、ＭＳＵ１２ａ又は１２ｂに
対してブロック転送要求を発行する（３１８）。
するアドレスが存在しなかったとき、あるいはステップ
Ｓ１７で他のＣＰＵ０ＢＳ ＴＡＧ部１９の該当するア
ドレスを無効化した後には、ＭＳＵ１２ａ又は１２ｂに
対してブロック転送要求を発行する（３１８）。
さらに、このとき書き込み要求を発行したＣＰＵ１ｌａ
に対応するＴＡＧ部、例えばＴＡＧ部４３ａにブロック
転送アドレスを登録する（Ｓ１９）。
に対応するＴＡＧ部、例えばＴＡＧ部４３ａにブロック
転送アドレスを登録する（Ｓ１９）。
ＣＰＵ１１ａのバッファ記憶制御部１４では、ＭＳＵ１
２ａ又は１２ｂからブロック転送されたデータの書き込
みが行われるので、その書き込みアドレスのＶフラグに
「１」を設定しアドレスを有効とし、さらにＣフラグに
「１」に設定してデータの書き込みが行われたことを記
憶する（Ｓ２０）。
２ａ又は１２ｂからブロック転送されたデータの書き込
みが行われるので、その書き込みアドレスのＶフラグに
「１」を設定しアドレスを有効とし、さらにＣフラグに
「１」に設定してデータの書き込みが行われたことを記
憶する（Ｓ２０）。
その後、上述したステップＳＩＯに進み、ＭＳＵ１２ａ
又は１２ｂから転送されるデータを、ＢＳ ＤＡＴＡ部
２０の該当するアドレスに書き込む。
又は１２ｂから転送されるデータを、ＢＳ ＤＡＴＡ部
２０の該当するアドレスに書き込む。
以上のように上記実施例では、例えば複数のＣＰＵのバ
ッファ記憶部のアドレス情報（ＢＳ ＴＡＧ部１９のア
ドレス情報のコピー）を、ＭＣＵ１３の７４６部４３ａ
〜４３ｄに保持し、書き込みアドレスが複数のＣＰＵ間
で共有されているときには、書き込み要求を発行したＣ
ＰＵ以外の他のＣＰＵ０ＢＳ ＴＡＧ部１９の該当する
アドレスを無効化するようにした。これにより、それぞ
れのＣＰＵ０ＢＳ ＤＡＴＡ部２０には、書き込み及び
読み出しの際に常に最新のデータが記憶されることにな
る。
ッファ記憶部のアドレス情報（ＢＳ ＴＡＧ部１９のア
ドレス情報のコピー）を、ＭＣＵ１３の７４６部４３ａ
〜４３ｄに保持し、書き込みアドレスが複数のＣＰＵ間
で共有されているときには、書き込み要求を発行したＣ
ＰＵ以外の他のＣＰＵ０ＢＳ ＴＡＧ部１９の該当する
アドレスを無効化するようにした。これにより、それぞ
れのＣＰＵ０ＢＳ ＤＡＴＡ部２０には、書き込み及び
読み出しの際に常に最新のデータが記憶されることにな
る。
従って、書き込み要求を発行したＣＰＵ０ＢＳ ＴＡＧ
部１９に書き込みアドレスが存在するときには、ＢＳ
ＤＡＴＡ部２０に記憶されているデータと、書き込みデ
ータとをマージしたデータを主記憶装置に書き込むこと
で、データの一致性を確保しながら部分書き込みを全書
き込みに変換することができる。また、ＢＳ ＴＡＧ部
１９に書き込みアドレスが存在しないときるこけ、その
アドレスのデータを主記憶装置から転送し、その転送し
たデータと書き込みデータをマージして書き込めば良い
。
部１９に書き込みアドレスが存在するときには、ＢＳ
ＤＡＴＡ部２０に記憶されているデータと、書き込みデ
ータとをマージしたデータを主記憶装置に書き込むこと
で、データの一致性を確保しながら部分書き込みを全書
き込みに変換することができる。また、ＢＳ ＴＡＧ部
１９に書き込みアドレスが存在しないときるこけ、その
アドレスのデータを主記憶装置から転送し、その転送し
たデータと書き込みデータをマージして書き込めば良い
。
二のように、本発明のメモリ制御方式によれば、マルチ
プロセッサシステムにおいて、データの一致性を確保し
ながら、全ての場合について部分書き込みを全書き込み
に変換することができる。これにより、主記憶装置に対
すアクセス回数を減らしシステムの効率を向上させるこ
とができる。
プロセッサシステムにおいて、データの一致性を確保し
ながら、全ての場合について部分書き込みを全書き込み
に変換することができる。これにより、主記憶装置に対
すアクセス回数を減らしシステムの効率を向上させるこ
とができる。
尚、上記実施例では、複数のＣＰＵで構成されるシステ
ムにおいて、部分書き込みを全書き込みに変換する場合
について説明したが、１個のＣＰＵでシステムを構成す
る場合には、従来のメモリ制御方式で充分であるので、
上述したバッファ記憶制御部１４内に、本発明のメモリ
制御方式を実現する回路をバイパスさせる手段を設け、
マルチＣＰＵの場合とシングルＣＰＵの場合とで、回路
を切り換えられるようにしても良い。
ムにおいて、部分書き込みを全書き込みに変換する場合
について説明したが、１個のＣＰＵでシステムを構成す
る場合には、従来のメモリ制御方式で充分であるので、
上述したバッファ記憶制御部１４内に、本発明のメモリ
制御方式を実現する回路をバイパスさせる手段を設け、
マルチＣＰＵの場合とシングルＣＰＵの場合とで、回路
を切り換えられるようにしても良い。
また、主記憶装置のデータをブロック転送する際に、例
えばＢＳ ＤＡＴＡ部２０への転送が完了してから、ス
トアバッファ５ＴＢ３０にそのブロックデータをセット
するのではなく、ブロック転送と並行してストアバソフ
ァ５ＴＢ３０にデータをセットすることもできる。デー
タ転送と並行してストアバッファにデータをセットする
ことにより、主記憶装置にデータを書き込む際の時間を
さらに短縮することができる。
えばＢＳ ＤＡＴＡ部２０への転送が完了してから、ス
トアバッファ５ＴＢ３０にそのブロックデータをセット
するのではなく、ブロック転送と並行してストアバソフ
ァ５ＴＢ３０にデータをセットすることもできる。デー
タ転送と並行してストアバッファにデータをセットする
ことにより、主記憶装置にデータを書き込む際の時間を
さらに短縮することができる。
本発明によれば、複数のバッファ記憶装置間及びバッフ
ァ記憶装置と主記憶装置間でのデータの一致性を保証し
ながら、全ての場合について部分書き込みを全書き込み
に変換できるので、主記憶装置に対するアクセス回数を
減らし、システムの処理効率をより向上させることがで
きる。
ァ記憶装置と主記憶装置間でのデータの一致性を保証し
ながら、全ての場合について部分書き込みを全書き込み
に変換できるので、主記憶装置に対するアクセス回数を
減らし、システムの処理効率をより向上させることがで
きる。
第１図（ａ）、（ロ）は、本発明の原理説明図、第２図
は、実施例のマルチプロセッサシステムのシステム構成
図、 第３図は、バッファ記憶制御部１４の回路構成図、 第４図は、第３図のＢＳ ＴＡＧ部の構成図、第５図は
、ＭＣＵの回路構成図、 第６図は、ＭＣＵのＴＡＧ部の構成図、第７図は、ＭＳ
Ｕの構成図、 第８図は、データ読み出し時のフローチャート、第９図
は、データ書き込み時のフローチャートである。 ５．１２ａ、１２ｂ−−・主記憶装置（ＭＳＵ）、６ａ
〜６ｃ・・・プロセッサ、 ７ａ〜７ｃ・・・バッファ記憶装置、 １１ａ 〜ｌｉｄ・−−ＣＰＵ、 １３・・・記憶制御装置（ＭＣＵ）、 １４・・・バッファ記憶制御部。
は、実施例のマルチプロセッサシステムのシステム構成
図、 第３図は、バッファ記憶制御部１４の回路構成図、 第４図は、第３図のＢＳ ＴＡＧ部の構成図、第５図は
、ＭＣＵの回路構成図、 第６図は、ＭＣＵのＴＡＧ部の構成図、第７図は、ＭＳ
Ｕの構成図、 第８図は、データ読み出し時のフローチャート、第９図
は、データ書き込み時のフローチャートである。 ５．１２ａ、１２ｂ−−・主記憶装置（ＭＳＵ）、６ａ
〜６ｃ・・・プロセッサ、 ７ａ〜７ｃ・・・バッファ記憶装置、 １１ａ 〜ｌｉｄ・−−ＣＰＵ、 １３・・・記憶制御装置（ＭＣＵ）、 １４・・・バッファ記憶制御部。
Claims (1)
- 【特許請求の範囲】 １）少なくとも１つの主記憶装置と、複数のプロセッサ
と、該複数のプロセッサに対応した複数のバッファ記憶
装置とからなり、主記憶装置とバッファ記憶装置との間
がストアスルー方式で管理されるメモリ制御方式におい
て、 プロセッサから書き込み要求が発行されたとき、書き込
みアドレスが、当該プロセッサのバッファ記憶装置に専
有状態で存在するときには（１ａ）、該バッファ記憶装
置の該当する、アドレスのデータとプロセッサの書き込
みデータとをマージして主記憶装置に全書き込みし（１
ｂ）、 書き込みアドレスが、複数のプロセッサ間で共有状態で
存在するときには（２ａ）、 書き込み要求を発行したプロセッサのバッファ記憶装置
の該当するアドレスのデータと書き込みデータとをマー
ジして主記憶装置に全書き込みし（２ｂ）、 書き込み要求を発行したプロセッサ以外の他のプロセッ
サのバッファ記憶装置の該当するアドレスのデータを無
効化し（２ｃ）、 書き込みアドレスが、当該プロセッサのバッファ記憶装
置に存在しない場合には（３ａ）、主記憶装置の該当す
るアドレスのデータを書き込みを行うバッファ記憶装置
に転送し（３ｂ）、該転送されたデータとプロセッサの
書き込みデータとをマージして主記憶装置に全書き込み
し（３ｃ）、 他のプロセッサのバッファ記憶装置の該当するアドレス
のデータを無効化する（３ｄ）ことを特徴とするメモリ
制御方式。 ２）少なくとも１つの主記憶装置と、主記憶装置に対す
る書き込み及び読み出しを制御する記憶制御装置と、複
数のプロセッサと、該複数のプロセッサに対応した複数
のバッファ記憶装置とからなり、主記憶装置とバッファ
記憶装置との間がストアスルー方式で管理されるメモリ
制御方式において、 前記記憶制御装置に、前記複数のバッファ記憶装置に記
憶されているアドレス情報の一部もしくは全部の複写情
報を記憶するＴＡＧ部を設け、プロセッサから書き込み
要求が発行されたとき、書き込みアドレスが、当該プロ
セッサのバッファ記憶装置に存在し、かつ前記記憶制御
装置のＴＡＧ部に他のプロセッサの同一アドレスが登録
されていないときには、 当該プロセッサのバッファ記憶装置の該当するアドレス
のデータと、書き込みデータとをマージして主記憶装置
に全書き込みし、 書き込みアドレスが、当該プロセッサのバッファ記憶装
置に存在し、かつ前記記憶制御装置のＴＡＧ部に他のプ
ロセッサの同一アドレスが登録されているときには、 当該プロセッサのバッファ記憶装置の該当するアドレス
のデータと、書き込みデータとをマージして主記憶装置
に全書き込みし、 前記ＴＡＧ部に書き込みアドレスと同一のアドレスが登
録されている他のプロセッサに対して、自己のバッファ
記憶装置の該当するアドレスのデータを無効化する指示
を与え、 書き込みアドレスが、当該プロセッサのバッファ記憶装
置に存在しないときには、 主記憶装置上の該当するアドレスのデータを、当該プロ
セッサのバッファ記憶装置に転送し、該転送されたデー
タと書き込みデータとをマージして主記憶装置に全書き
込みし、 前記ＴＡＧ部に書き込みアドレスと同一のアドレスが登
録されている他のプロセッサに対して、自己のバッファ
記憶装置の該当するアドレスのデータを無効化する指示
を与えることを特徴とするメモリ制御方式。 ３）前記バッファ記憶装置に登録されるアドレスに対応
させ、プロセッサからのデータの書き込みが行われたと
きセットされ、他のバッファ記憶装置において同一アド
レスに対してデータの書き込みが行われたときリセット
されるチェンジフラグを設け、 プロセッサから書き込み要求が発行されたとき、書き込
みアドレスが、当該プロセッサのバッファ記憶装置に存
在し、かつ前記記憶制御装置のＴＡＧ部に他のプロセッ
サの同一アドレスが登録されていないときには、 当該プロセッサのバッファ記憶装置の該当するアドレス
のデータと、書き込みデータとをマージして主記憶装置
に全書き込みし、 書き込みアドレスが、当該プロセッサのバッファ記憶装
置に存在し、かつ前記記憶制御装置のＴＡＧ部に他のプ
ロセッサの同一アドレスが登録されているときには、 当該プロセッサのバッファ記憶装置の該当するアドレス
のデータと、書き込みデータとをマージして主記憶装置
に全書き込みし、 前記ＴＡＧ部に書き込みアドレスと同一のアドレスが登
録されている他のプロセッサに対して、自己のバッファ
記憶装置の該当するアドレスのチェンジフラグ及びデー
タを無効化する指示を与え、書き込みアドレスが、当該
プロセッサのバッファ記憶装置に存在しないときには、 主記憶装置の該当するアドレスのデータを、当該プロセ
ッサのバッファ記憶装置に転送し、該転送されたデータ
と書き込みデータとをマージして主記憶装置に全書き込
みし、 前記ＴＡＧ部に書き込みアドレスと同一のアドレスが登
録されている他のプロセッサに対して、自己のバッファ
記憶装置の該当するアドレスのチェンジフラグ及びデー
タを無効化する指示を与えることを特徴とする請求項２
記載のメモリ制御方式。 ４）前記主記憶装置の該当するアドレスのデータをバッ
ファ記憶装置に転送する際、並行して該転送データと書
き込みデータとをマージしてストアバッファにセットす
ることを特徴とする請求項１、２又は３記載のメモリ制
御方式。 ５）前記バッファ記憶装置に登録されているアドレスを
参照して書き込みを行うモードと、参照せずに書き込み
を行うモードとを選択できるモード選択手段を設けたこ
とを特徴とする請求項１、２又は３記載のメモリ制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210392A JPH0498343A (ja) | 1990-08-10 | 1990-08-10 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210392A JPH0498343A (ja) | 1990-08-10 | 1990-08-10 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498343A true JPH0498343A (ja) | 1992-03-31 |
Family
ID=16588574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2210392A Pending JPH0498343A (ja) | 1990-08-10 | 1990-08-10 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498343A (ja) |
-
1990
- 1990-08-10 JP JP2210392A patent/JPH0498343A/ja active Pending
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