JPH0498687A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、出力バッファ回路、さらにはレベル変換機能
を有するトライステート出力バッファ回路に適用して有
効な技術に関するもので、例えばＢｉＣＭＯ８型高速Ｓ
ＲＡＭのデータ出力バッファ回路に使用して有効な技術
↓こ関するものである。

［従来の技術］ 例えばＳＲＡＭでは、センス・アンプによって読み出さ
れた記憶データを所定の論理レベルに変換して外部のバ
スへ出力するために、レベル変換機能を有するトライス
テート出力バッファ回路が使用される（例えば、日経Ｂ
Ｐ社刊行「日経エレクトロニクス１９８６年１２月２９
日号（ｎｏ。

４１０）Ｊ１２９〜１４６頁　解説参照）。

第１１図は上記出力バッファ回路の構成例を示す。

同図に示す出力バッファ回路は、Ｂ１Ｃ０３Ｍ型高速Ｓ
ＲＡＭにおける記憶読出データの出力部に使用するため
に、本発明者らによって検討されたものであって、その
主要部は、論理入力信号＋Ｌｉｎ、−Ｌｉｎをレベル変
換する第１および第１のレベル変換回路１．２と、この
第１および第２のレベル変換回路１，２の出力１１．２
１によって駆動される相補型の出力回路部３と、この出
力回路部３における出力３１の状態をＨ（高レベル）と
Ｌ（低レベル）の２値呂力状態または高インピーダンス
状態に切り換えるトライステート制御回路５によって構
成される。

レベル変換回路１，２はそれぞれ、電源電位ＶＣＣに接
続された状態で互いに相補な論理入力信号子Ｌｉｎ、−
Ｌｉｎによってオン／オフ制御される第１および第２の
ｐチャンネルＭＯＳトランジスタＭｐｌ、Ｍｐ２と、第
１のＭＯＳトランジスタＭｐｌのソース電流Ｉｍｉによ
って第２のＭＯＳトランジスタＭｐ２のソース電流Ｉｍ
ｏを制御するカレントミラー４によって構成され、第２
のＭＯＳトランジスタＭｐ２のソース側からレベル変換
された出力が取り出されて出力回路部３の出力素子に駆
動信号として与えられるようになっている。

出力回路部３は、電源電位Ｖｃｃと基準電位の間に、プ
ルアップ駆動用のバイポーラトランジスタＱ１と、レベ
ルシフト用のバイポーラトランジスタＱ２と、プルダウ
ン駆動用のｎチャンネルＭＯＳトランジスタＭｎｌとを
順次直列に接続することによって構成され、Ｑｌ−Ｇ２
とＭｎｌの中間接続点いわゆるノードから出力３１が導
出されている。そして、ＱｌとＭｎｌが上記レベル変換
回路１，２の出力１１，２１によって相補的にオン／オ
フ制御されることにより、上記出力３１に所定レベルの
論理信号Ｌｏｕｔが出力されるようになっている。

トライステート制御回路５は、上記レベル変換回路１．
２の前段に論理ゲート（ＯＲ論理）Ｇ１゜Ｇ２を介在さ
せることによって構成されている。

ここで、レベル変換回路制御信号ＣｉｎがＬのとき、論
理入力信号＋Ｌｉｎ、−Ｌｉｎは論理ゲートＧｌ、Ｇ２
を伝達してトライステートｌ、２に入力される。これに
より、出力３１社、論理入力信号＋Ｌｉｎ、−Ｌｉｎの
論理状態に応じてＨまたはＬのいずれかの論理レベルを
とる２値出力状態となる。

一方、制御信号Ｃ１ｎ７！１ｌ（Ｈになると、上記レベ
ル変換回路１，２の論理入力は、論理ゲートＧｌ。

Ｇ２の論理動作によって、論理入力信号＋Ｌｉｎ。

−Ｌｉｎの状態にかかわらず、ともにＨに固定される。

この結果、出力回路部３のＱｌとＭｎｌがともにオフ状
態になって、出力３１は論理入力信号＋Ｌｉｎ、−Ｌｉ
ｎの状態にかかわりなく、高インピーダンス状態となる
。

以上のようにして、出力３１がＨとＬと高インピーダン
スのいずれかの状態をとるレベル変換回路動作が行われ
る。

第１２図は上記出力バッファ回路の別の構成例を示す。

同図に示す出力バッファ回路も本発明者らによって検討
されたものである。第１２図に示したものとの相違点に
ついて説明すると、この出力バッファ回路では１．電源
電位Ｖｃｃとレベル変換回路１．２の間にそれぞれｐチ
ャンネルＭＯＳトランジスタＭｐ３を直列に介在させる
ことによってトライステート制御回路５が構成されてい
る。

ここで、制御信号Ｃｉｎがしてあることによりトライス
テート制御回路５のＭＯＳトランジスタＭｐ３がオン状
態にあるときには、レベル変換回路１，２が電源電位Ｖ
ｃｃに接続されることにより、出力回路部３のＱｌとＭ
ｎｌが相補的にオン／オフ駆動される。これにより、出
力３１は、論理入力信号子Ｌｉｎ、−Ｌｉｎの論理状態
に応じてＨまたはＬのいずれかを出力する２値呂力状態
となる。

一方、ＣｉｎをＨにすることによってＭｐ３をオフ状態
にしたときには、レベル変換回路１，２が電源電位Ｖｃ
ｃから切り離されることにより、ＱｌとＭｎｌがともに
オフになる。これにより、出力３１は、論理入力信号＋
Ｌｉｎ、−Ｌｉｎの状態にかかわりなく、高インピーダ
ンス状態となる。

以上のようにして、出力がＨとＬと高インピーダンスの
いずれかの状態をとるトライステート動作が行われる。

［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによってあきらかとされた。

すなわち、第１１図に示した回路では、トライステート
制御回路５を構成する論理ゲートＧｌ。

Ｇ２が、論理入力信号＋Ｌｉｎ、−Ｌｉｎおよび制御信
号Ｃｉｎの伝達経路に遅延要素として介在するため、信
号＋Ｌｉｎ、−Ｌｉｎの伝達速度および制御信号Ｃｉｎ
によるトライステート制御の応答が遅くなる、という問
題があった。

また、第１２図に示した回路では、トライステート制御
回路５のＭＯＳトランジスタＭｐ３をオフからオンに切
り換えた直後に、レベル変換回路１．２のｐチャンネル
ＭＯＳトランジスタＭｐｌ。

Ｍｐ２の各ドレインをそれぞれ電源電位Ｖｃｃにプリチ
ャージするための時間がかかり、このプリチャージ時間
がトライステート制御の応答送れとなるという問題があ
った。つまり、レベル変換回路１．２の全動作電流をト
ライステート制御回路５によってスイッチ制御するため
、そのスイッチ制御負荷が重く、このことが出力状態の
切り換えを遅らせる原因となっていた。

本発明の目的は、レベル変換機能を有するトライステー
ト出力バッファ回路において、入力信号の伝達速度およ
びトライステート制御の応答遅延を可及的に小さくする
、という技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、トライステート制御信号によってオン／オフ
制御されるスイッチ素子をレベル変換回路と出力回路部
の間に直列に挿入するというものである。

［作用コ 上記した手段によれば、論理信号の伝達経路に直列に介
在する遅延要素を小さくすることができるとともに、レ
ベル変換回路内のＭＯＳトランジスタを常に電源電位に
プリチャージさせた能動状態におくことができるように
なる。

これにより、レベル変換機能を有するトライステート出
力バッファ回路において、入力信号の伝達遅延およびト
ライステート制御の応答遅延を可及的に小さくするとい
う目的が達成される。

［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図は本発明による出力バッファ回路の第１の実施例
を示す。

同図に示す出力バッファ回路は、ＢｉＣＭＯ３型高速Ｓ
ＲＡＭにおける記憶読出データの呂力部に使用すること
を意図して構成されたものであって、その主要部は、論
理入力信号＋Ｌｉｎ、−Ｌｉｎをレベル変換する第１お
よび第２のレベル変換回路１，２と、この第１および第
２のレベル変換回路１．２の出力１１．２１によって駆
動される相補型の出力回路部３と、この出力回路部３の
出力３１をＨ（高レベル）とＬ（低レベル）の２値出力
状態または高インピーダンス状態に切り換えるトライス
テート制御回路５によって構成される。

レベル変換回路１，２はそれぞれ、電源電位ＶＣＣに接
続された状態で互いに相補な論理入力信号子Ｌｉｎ、−
Ｌｉｎによってオン／オフ制御される第１および第２の
ｐチャンネルＭＯＳトランジスタＭｐｌ、Ｍｐ２と、第
１のＭＯＳトランジスタＭｐｌのソース電流Ｉｍｉによ
って第２のＭ○ＳトランジスタＭｐ２のソース電流Ｉｍ
ｏを制御するカレントミラー４とによって構成され、第
２のＭＯＳトランジスタＭｐ２のソース側からレベル変
換された出力が取り出されて出力回路部３に駆動信号と
して与えられるようになっている。

出力回路部３は、電源電位Ｖｃｃと基準電位の間に、プ
ルアップ駆動用のバイポーラトランジスタＱ１と、レベ
ルシフト用のバイポーラトランジスタＱ２と、プルダウ
ン駆動用のｎチャンネルＭｏＳトランジスタＭｎｌとを
順次直列に接続することによって構成され、Ｑｌ−０２
とＭｎｌの中間接続点いわゆるノードから出力３１が導
出されている。そして、ＱｌとＭｎｌが上記レベル変換
回路１，２の出力１１．２１によって相補的にオン／オ
フ制御されることにより、上記出力３１に所定レベルの
論理信号Ｌｏｕｔが出力されるようになっている。

トライステート制御回路５はｐチャンネルＭＯＳトラン
ジスタＭｐ３によって構成されている。

このｐチャンネルＭＯＳトランジスタＭｐ３は、上記レ
ベル変換回路１，２の第２のｐチャンネルＭＯＳトラン
ジスタＭｐ２のソース側と、出力回路部３の出力素子す
なわちＱｌ、Ｍｎｌとの間に直列に挿入され、トライス
テート制御信号Ｃｉｎによってオン／オフ制御されるス
イッチ素子として動作する。

次に動作について説明する。

第１図において、まず、トライステート制御信号Ｃｉｎ
がＬのとき、トライステート制御回路５のｐチャンネル
ＭＯＳトランジスタＭｐ３はオン状態に制御される。こ
の状態では、レベル変換回路１．２の出力１１．２１が
、出力回路部３のプルアップ駆動用バイポーラトランジ
スタＱ１とプルダウン駆動用ＭＯＳトランジスタＭｎｌ
に駆動信号として入力される。これにより、出力回路部
３のＱｌとＭｎｌが相補的にオン／オフ制御される。し
たがって、このときの出力３１は、入力信号＋Ｌｉｎ、
−Ｌｉｎに応じてＨまたはＬの論理信号Ｌｏｕｔを出力
する２値出力状態となる。

一方、トライステート制御信号ＣｉｎがＨのとき、トラ
イステート制御回路５のｐチャンネルＭＯＳトランジス
タＭｐ３はオフ状態に制御される。

このＭｐ３のオフ状態によって、出力回路部３のプルア
ップ駆動用バイポーラトランジスタＱ１およびプルダウ
ン駆動用ＭＯＳトランジスタＭｎｌそれぞれ、レベル変
換回路１．２の第２のＭＯＳトランジスタＭｐ２から切
り離されることにより、ともにオフの状態になる。した
がって、このときの出力３１は、入力信号＋Ｌｉｎ、−
Ｌｉｎの状態にかかわらず、電源電位Ｖｃｅ側からも基
準電位側からも切り離された高インピーダンス状態とな
る。

以上のようにして、出力３１がＨとＬと高インピーダン
スのいずれかの状態をとるトライステート動作が行われ
る。

このとき、上述したレベル変換回路出力バッファ回路で
は、２値出力状態のときに、トライステート制御回路５
のＭＯＳトランジスタＭｐ３が信号伝達経路に直列に介
在する。しかし、その介在の形態は、ＭＯ３ｈラントラ
ンジスタのドレイン・ソース間のオン抵抗が受動的に介
在するだけであって、論理ゲートなどの能動回路による
伝達遅延は生じない。つまり、トライステート制御回路
５のＭＯＳトランジスタＭＰ３は、レベル変換回路１．
２と出力回路部３との間で、比較的大きな伝達遅延を伴
う能動回路あるいは増幅回路として介在するのではなく
、単なる伝送路として介在する。

これにより、トライステート制御回路５による信号の伝
達遅延を非常に小さく押さえることができる。

また、レベル変換回路１，２内の第１および第２のＭＯ
ＳトランジスタＭｐｌ、Ｍｐ２は、トライステート制御
回路５のＭＯＳトランジスタＭｐ３のオン／オフ状態に
ががわらず、常に電源電位Ｖｃｃに接続されてプリチャ
ージされるようになっている。このため、高インピーダ
ンス状態から２値出力状態への切換に際しては、レベル
変換回路１，２内のＭＯＳトランジスタＭｐｌ、Ｍｐ２
が電源電位ＶＣＣにプリチャージされるのを待たなくて
もよい。これにより、トライステート制御の応答遅延も
大幅に小さくすることができる。

第２図は本発明による出力バッファ回路の第２の実施例
を示す。

上述した第１の実施例との相違点に着目して説明すると
、この第２の実施例の出力バッファ回路では、トライス
テート制御信号Ｃｉｎによってオン／オフ制御されるＭ
ＯＳトランジスタＭｐ３が２つずつ設けられ、その一方
がレベル変換回路ｌ。

２の第２のＭＯＳトランジスタＭｐ２のソース側に直列
に挿入されるとともに、その他方がレベル変換回路１，
２の第１のＭＯＳトランジスタＭｐ１のドレイン・ソー
ス間に並列に挿入されている。

この第２の実施例では、第１のＭＯＳトランジスタＭｐ
ｌがオフ制御される入力状態のときでも、レベル変換回
路１，２の出力１１．２１をプルダウン駆動する電流が
カレントミラー４によって流されるようになる。つまり
、＋ＬｉｎがＨでＭｐｌがオフのときにＣｉｎがＬから
Ｈに切り換わったときにも、Ｍｐ３がＭｐｌに代ってカ
レントミラー４に電流を流すことにより、レベル変換出
力１１．２１をＬにプルダウン駆動する。これにより、
出力３１を２値出力状態から高インピーダンス状態に切
り換える動作が確実に高速化されるようになる。

第３図は本発明による出力バッファ回路の第３の実用新
案登録出願指令を示す。

この第３の実施例では、出力回路＠３のプルアップ駆動
用バイポーラトランジスタＱ１のベースとプルダウン駆
動用ＭＯＳトランジスタＭｎｌのゲートにそれぞれｎチ
ャンネルＭＯＳトランジスタＭｎ２．’Ｍｎ３による電
荷引抜回路６を並列に挿入するとともに、この電荷引抜
回路６のＭＯＳトランジスタＭｎ２．ＭＮ３をトライス
テート制御信号Ｃｉｎによってオン／オフ制御するよう
にしである。

これにより、第２の実施例の場合と同様に、入力信号＋
Ｌｉｎ、　−Ｌｉｎの状態にかかわりなく、トライステ
ート制御信号Ｃｉｎによる出力状態の切換動作を確実に
高速化させることができる。

第４図は本発明による出力バッファ回路の第４の実施例
を示す。

この第４の実施例では、トライステート制御回路５のス
イッチ素子をなす複数のＭＯＳトランジスタＭｐ　３．
・・・・、Ｍｐ３を直列に多段接続することにより、ト
ライステート制御回路５に論理積機能をもたせている。

なお、図示を省略するが、Ｍｐ３．・・・・、Ｍｐ３を
並列に接続すれば論理和機能をもたせることもできる。

第５図はトライステート制御回路５を構成するスイッチ
素子の別の態様を示す。

同図に示すように、レベル変換回路制御回路のスイッチ
素子は、ｐチャンネルＭＯＳトランジスタＭｐ３とｎチ
ャンネルＭＯＳトランジスタＭｎ４を並列に組み合わせ
たものであってもよい。この場合、ｎチャンネルＭｏＳ
トランジスタＭｎ４には、インバータＩｖｌによって位
相反転されたトライステート制御信号（−Ｃｉｎ）が与
えられる。

第６図はレベル変換回路１，２に使われるカレントミラ
ーの第１の構成例を示す。

同図に示すように、カレントミラーは、２つのｎチャン
ネルＭＯＳトランジスタＭｎ３１とＭｎ３２によって構
成することができる。

第７図はカレントミラーの第２の構成例を示す。

同図に示すカレントミラーは、ｎチャンネルＮ１０Ｓト
ランジスタＭｎ３１．Ｍｎ３２と、ｐチャンネルＭＯＳ
トランジスタＭｐ３１と、ｎｐｎバイポーラトランジス
タＱ３１と、インバータＩｖ２によって構成され、基準
電位ＶＣ５によってカレントミラー４の電流を制御する
ことができるようになっている。

第８図および第９図はそれぞれ電荷引抜回路６の構成例
を示す。

第８図に示す電荷引抜回路６は、トライステート制御信
号Ｃｉｎによってオン／オフ制御されるｎチャンネルＭ
ＯＳトランジスタＭｎ４１とレベル調整用のバイポーラ
トランジスタＱ４１とにょって構成されている。また、
第９図に示す電荷引抜回路６はｎチャンネルＭＯＳトラ
ンジスタＭｎ４１、ｐチャンネルＭＯＳトランジスタＭ
ｐ４１、ｎｐｎバッファトランジスタＱ４１によって構
成され、一種の正帰還ラッチによって電荷引抜きを高速
で行う。

第１０図は上述したトライステート出力バッファ回路を
データ出力部分に用いたＳＲＡＭの構成を示したもので
あって、１０１はアドレス信号Ａ１ｎを受けるアドレス
バッファ、１０２は記憶選択信号を作成するデコーダ、
１０３はメモリーセル・アレイ、１０４は入力データＤ
ｉｎの書込および出力データＤｏｕｔの読出を行わせる
リード／ライト・コントロール部、１０５は外部から与
えられる制御信号Ｏ８およびＷＥによってデータの読出
／書込動作を制御する制御ロジック、１０６はセンス・
アンプ、１０７はセンス・アンプ１０６によって読出さ
れたデータを外部のバスへ出力するトライステート出力
バッファ回路である。

トライステート出力バッファ回路１０７は、上述したよ
うに、レベル変換回路１．２と出力回路部３とによって
構成され、バッファ１０８を介して入力されるデータ・
イネーブル信号ＤＥ（Ｃｉｎに相当）によってトライス
テート制御される。

ここで、トライステート出力バッファ回路１０７を上述
した実施例のように構成すると、記憶データの読出アク
セスおよびデータ・イネーブル信号ＤＥに対する応答を
それぞれ高速化することができるようになる。例えば、
１．０μｍルールのプロセス技術による半導体集積回路
装置の場合、データ出力イネーブル・アクセス時間を５
〜６ｎＳ以下にすることが可能になる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、レベル変換回路１，２はバイポーラトランジス
タを用いて構成してもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉＣＭＯ３型ＳＲ
ＡＭに適用した場合について説明したが、それに限定さ
れるものではなく、例えば通信ドライバーの出力バッフ
ァ回路にも適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、レベル変換機能を有するトライステート出力
バッファ回路において、入力信号の伝達遅延およびびト
ライステート制御の応答遅延を可及的に小さくすること
ができるという効果が得られる。

【図面の簡単な説明】

第１図は本発明による出力バッファ回路の第１の実施例
を示す図、 第２図は本発明による出力バッファ回路の第２の実施例
を示す図、 第３図は本発明による出力バッファ回路の第３の実施例
を示す図、 第４図は本発明による出力バッファ回路の第４の実施例
を示す図、 第５図はトライステート制御回路を構成するスイッチ素
子の別の態様を示す図、 第６図はレベル変換回路に使われるカレントミラーの第
１の構成例を示す図、 第７図はカレントミラーの第２の構成例を示す図、 第８図および第９図はそれぞれ電荷引抜回路の別の構成
例を示す図、 第１０図は本発明のトライステート出力バッファ回路を
データ出力部分に用いたＳＲＡＭの構成例を示すブロッ
ク図、 第１１図および第１２図はそれぞれ発明に先立って検討
した出力バッファ回路の構成を示す図である。 ＋Ｌ　ｉ　ｎ、　−Ｌ　ｉ　ｎ＝−・論理入力信号、ｌ
、　２・・・・レベル変換回路、１１．２１・・・・レ
ベル変換回路の出力、３・・・・出力回路部、３１・・
・・出力、４・・・・カレントミラー、Ｍｐｌ・・・・
第１のＭＯＳトランジスタ、Ｍｐ２・・・・第２のＭＯ
Ｓトランジスタ、５・・・　トライステート制御回路。 ｃｃ ＣＣ ｉｎ 第 図 第 図 第 図 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、プルアップ駆動を行う第１の出力素子およびプルダ
   ウン駆動を行う第２の出力素子によって構成される出力
   回路部と、上記第１および第２の出力素子を相補駆動す
   る第１および第２のレベル変換回路と、第１のレベル変
   換回路と第１の出力素子の間および第２のレベル変換回
   路と第２の出力素子の間にそれぞれ直列に挿入された第
   １および第２のスイッチ素子とを有し、上記スイッチ素
   子をオン／オフ制御することにより上記出力回路部をト
   ライステート動作させることを特徴とする出力バッファ
   回路。 ２、第１および第２のレベル変換回路はそれぞれ、互い
   に相補な論理入力信号によって交互にオン／オフ制御さ
   れる第１および第２のｐチャンネルＭＯＳトランジスタ
   と、第１のｐチャンネルＭＯＳトランジスタのソース電
   流によって第２のｐチャンネルＭＯＳトランジスタのソ
   ース電流を制御するカレントミラーとを有し、第２のＭ
   ＯＳトランジスタのソース側から取り出されるレベル変
   換出力を、トライステート制御信号によってオン／オフ
   制御されるスイッチ素子を直列に介して、出力回路部の
   出力素子に駆動信号として与えることを特徴とする特許
   請求の範囲第１項記載の出力バッファ回路。