JPH0499062A - マスタスライス型半導体集積回路装置 - Google Patents
マスタスライス型半導体集積回路装置Info
- Publication number
- JPH0499062A JPH0499062A JP2208943A JP20894390A JPH0499062A JP H0499062 A JPH0499062 A JP H0499062A JP 2208943 A JP2208943 A JP 2208943A JP 20894390 A JP20894390 A JP 20894390A JP H0499062 A JPH0499062 A JP H0499062A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- power supply
- diffusion region
- read
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、半導体集積回路装置に係わり、マスタスライ
ス型ゲートアレイに於いて読み出し専用記憶回路を構成
する場合の読み出しデータの書き込み構造に関するもの
である。
ス型ゲートアレイに於いて読み出し専用記憶回路を構成
する場合の読み出しデータの書き込み構造に関するもの
である。
［従来の技術］
現在、前記基本セルを先に製造し配線工程を変更するこ
とにより専用の論理を実現するマスタスライス型のゲー
トアレイに於いて読み出し専用記憶回路を含んだ論理を
構成する場合、（１）前記基本セルを読み出し専用記憶
回路の領域のみ読み出しデータを書き込んだ専用の読み
出し専用記憶回路用基本セルに置き換える方式、（２）
読み出し専用記憶回路用基本セルを用いずに前記基本セ
ルと電源層とを金属配線に於いて接続することによりデ
ータを書き込む方式、が存在する。
とにより専用の論理を実現するマスタスライス型のゲー
トアレイに於いて読み出し専用記憶回路を含んだ論理を
構成する場合、（１）前記基本セルを読み出し専用記憶
回路の領域のみ読み出しデータを書き込んだ専用の読み
出し専用記憶回路用基本セルに置き換える方式、（２）
読み出し専用記憶回路用基本セルを用いずに前記基本セ
ルと電源層とを金属配線に於いて接続することによりデ
ータを書き込む方式、が存在する。
（１）の方式と（２）の方式を比較した場合、（１）の
方式では構成する集積回路の論理により読み出し専用記
憶回路の読み出しデータが異なり各各の論理回路に対し
て専用の読み出しデータを書き込んだ読み出し専用記憶
回路領域が必要となる。従って、配線工程のみの変更に
より専用の論理を実現することは不可能であり、配線工
程の変更のみに於いて専用の集積回路を短期間で実現す
ることを特徴とするゲートアレイに適する方式％式％） ［発明が解決しようとする課題〕 しかし、（２）の方式に於いて読み出し専用記憶回路を
実現する場合読み出しデータの書き込み方式に問題が存
在する。（２）の場合向記基本セル内のトランジスタの
ソース拡散領域に１ｆｉ層から低を源電位（以下ｖｓｓ
）、または高電源電位（以下ｖｄｄ）の電位を供給する
ことにより読み出しデータの書き込みを行う、この時、
前記基本セル間を接続して論理を構成するのと同様に配
線層を用いて電源を供給する場合、読み出し専用記憶回
路用基本セルとなる前記基本セルのセル内配線に於いて
実現することとなり、読み出しデータを有する読み出し
専用記憶回路用基本セルが複数個必要となる。
方式では構成する集積回路の論理により読み出し専用記
憶回路の読み出しデータが異なり各各の論理回路に対し
て専用の読み出しデータを書き込んだ読み出し専用記憶
回路領域が必要となる。従って、配線工程のみの変更に
より専用の論理を実現することは不可能であり、配線工
程の変更のみに於いて専用の集積回路を短期間で実現す
ることを特徴とするゲートアレイに適する方式％式％） ［発明が解決しようとする課題〕 しかし、（２）の方式に於いて読み出し専用記憶回路を
実現する場合読み出しデータの書き込み方式に問題が存
在する。（２）の場合向記基本セル内のトランジスタの
ソース拡散領域に１ｆｉ層から低を源電位（以下ｖｓｓ
）、または高電源電位（以下ｖｄｄ）の電位を供給する
ことにより読み出しデータの書き込みを行う、この時、
前記基本セル間を接続して論理を構成するのと同様に配
線層を用いて電源を供給する場合、読み出し専用記憶回
路用基本セルとなる前記基本セルのセル内配線に於いて
実現することとなり、読み出しデータを有する読み出し
専用記憶回路用基本セルが複数個必要となる。
従って、論理設計に必要なセルライブラリの大きさが大
きくなると同時に、読み出し専用記憶回路用基本セルが
有する読み出しデータを用いて読み出し専用記憶回路を
構成する場合の読み出し専用記憶回路用基本セルの配置
方法が問題となる。
きくなると同時に、読み出し専用記憶回路用基本セルが
有する読み出しデータを用いて読み出し専用記憶回路を
構成する場合の読み出し専用記憶回路用基本セルの配置
方法が問題となる。
本発明は、前記の問題点を解決するもので、マスタスラ
イス方式ゲートアレイに於いて、配線工程のみの変更で
専用の集積回路を実現するという特徴を生かした読み出
し専用記憶回路の構成方法での読み出しデータ書き込み
方法を提供することが目的である。
イス方式ゲートアレイに於いて、配線工程のみの変更で
専用の集積回路を実現するという特徴を生かした読み出
し専用記憶回路の構成方法での読み出しデータ書き込み
方法を提供することが目的である。
〔課題を解決するための手段Ｊ
ａ）論理を構成する基本セルが規則的に配置されるマス
タスライス方式のゲートアレイに於いて、 ｂ）前記基本セルが電気的に分離されたゲート電極を有
する１個以上のＰｃｈｔ−ランジスクと１個以上のＮｃ
ｈトランジスタにより構成され。
タスライス方式のゲートアレイに於いて、 ｂ）前記基本セルが電気的に分離されたゲート電極を有
する１個以上のＰｃｈｔ−ランジスクと１個以上のＮｃ
ｈトランジスタにより構成され。
Ｃ）前記基本セルの存在領域外にｖｓｓの電位、または
ｖｄｄの電位が供給された拡散領域が存在し、 ｄ）前記基本セルの前記ＰｃｈまたはＮｃｈトランジス
タの拡散領域と前記基本セルの存在領域外に存在するｖ
ｓｓ、またはｖｄｄの電位を有する前記拡散領域を金属
配線及びビアの情報を有する論理パターンを使用して電
気的に接続し、 ｅ）ｖｓｓの電位、またはｖｄｄの電位を供給された前
記ＰｃｈまたはＮｃｈトランジスタを構成するゲート電
極の電位を変更することにより供給された電位を出力す
ることを特徴とする。
ｖｄｄの電位が供給された拡散領域が存在し、 ｄ）前記基本セルの前記ＰｃｈまたはＮｃｈトランジス
タの拡散領域と前記基本セルの存在領域外に存在するｖ
ｓｓ、またはｖｄｄの電位を有する前記拡散領域を金属
配線及びビアの情報を有する論理パターンを使用して電
気的に接続し、 ｅ）ｖｓｓの電位、またはｖｄｄの電位を供給された前
記ＰｃｈまたはＮｃｈトランジスタを構成するゲート電
極の電位を変更することにより供給された電位を出力す
ることを特徴とする。
［実 施 例１
第１図に、本発明の実施例における前記基本セル及びそ
の外側に位置する拡散領域の配置関係図を示す６図中に
於いて１０４及び１０６はゲート電極、１０３及び１０
５は各々拡散領域であり、］０３及び１０４により前記
Ｐｃｈトランジスタを構成し、１０５及び１０６により
前記Ｎｃｈｌ−ランジスクを構成する。また、１０１，
１０２は従来トランジスタ間のチャネルリークな抑える
目的のために存在するガードリングに相当する拡散領域
であり、Ｐｃｈ トランジスタ側に位置する拡散領域１
０１はｖｄｄ、Ｎｃｈトランジスタ側に位置する拡散領
域１０２はＶＳＳの電位に固定されている。
の外側に位置する拡散領域の配置関係図を示す６図中に
於いて１０４及び１０６はゲート電極、１０３及び１０
５は各々拡散領域であり、］０３及び１０４により前記
Ｐｃｈトランジスタを構成し、１０５及び１０６により
前記Ｎｃｈｌ−ランジスクを構成する。また、１０１，
１０２は従来トランジスタ間のチャネルリークな抑える
目的のために存在するガードリングに相当する拡散領域
であり、Ｐｃｈ トランジスタ側に位置する拡散領域１
０１はｖｄｄ、Ｎｃｈトランジスタ側に位置する拡散領
域１０２はＶＳＳの電位に固定されている。
第３図は、本発明に於ける読み出し専用記憶回路の基本
書き込み構造のレイアウト例である。また、第２図は、
本発明に於ける読み出し専用記憶回路の基本書き込み構
造のレイアウト例で使用した論理回路図である。第２図
に於いて２０１は読み出し専用記憶回路のワード線であ
り２０２は読み出し専用記憶回路のビット線である。ワ
ード線２０１に入力される信号によって２０４のＰｃｈ
トランジスタまたは２０３のＮｃｈ）ランジスタオンま
たはオフしＶＳＳ、またはｖｄｄの電位がビットｌ１ｉ
ｌ ２０２に出力される。第３図に於いて、３０４．３
０６はゲート電極、３０３，３０５は拡散領域であって
、３０３．３０４でＰｃｈ トランジスタを構成して３
０５．３０６でＮｃｈトランジスタを構成する。３０１
はｖｄｄ、３０２はＶＳＳの電位を有する拡散領域であ
る。また、３１１はビア、３１２は金属配線を示す、第
２図に示した論理を構成するためにゲート電極３０４と
３０６をビア、金属配線で接続しワード線とし、Ｐｃｈ
トランジスタの拡散領域３０３の１領域とＮｃｈトラン
ジスタの拡散領域３０５の１領域をビア、金属配線で接
続しビット線とする。ＮｃｈトランジスタへＶＳＳの電
位を供給する目的で前記Ｖ Ｓ Ｓの電位を有する拡散
領域３０２と前記Ｎｃｈトランジスタの拡散領域３０５
の他領域を電気的に接続するためにと７３１１及び金属
配ＩＪ！３１２を含む論理パターン３０８を配置する。
書き込み構造のレイアウト例である。また、第２図は、
本発明に於ける読み出し専用記憶回路の基本書き込み構
造のレイアウト例で使用した論理回路図である。第２図
に於いて２０１は読み出し専用記憶回路のワード線であ
り２０２は読み出し専用記憶回路のビット線である。ワ
ード線２０１に入力される信号によって２０４のＰｃｈ
トランジスタまたは２０３のＮｃｈ）ランジスタオンま
たはオフしＶＳＳ、またはｖｄｄの電位がビットｌ１ｉ
ｌ ２０２に出力される。第３図に於いて、３０４．３
０６はゲート電極、３０３，３０５は拡散領域であって
、３０３．３０４でＰｃｈ トランジスタを構成して３
０５．３０６でＮｃｈトランジスタを構成する。３０１
はｖｄｄ、３０２はＶＳＳの電位を有する拡散領域であ
る。また、３１１はビア、３１２は金属配線を示す、第
２図に示した論理を構成するためにゲート電極３０４と
３０６をビア、金属配線で接続しワード線とし、Ｐｃｈ
トランジスタの拡散領域３０３の１領域とＮｃｈトラン
ジスタの拡散領域３０５の１領域をビア、金属配線で接
続しビット線とする。ＮｃｈトランジスタへＶＳＳの電
位を供給する目的で前記Ｖ Ｓ Ｓの電位を有する拡散
領域３０２と前記Ｎｃｈトランジスタの拡散領域３０５
の他領域を電気的に接続するためにと７３１１及び金属
配ＩＪ！３１２を含む論理パターン３０８を配置する。
Ｐｃｈトランジスタへｖｄｄの電位を供給する目的で論
理パターン３０７を配置する。該論理パターンをするこ
とにより使用するトランジスタへの電位供給配線パター
ンを規則的に配置することが可能である。従って、電位
供給配線パターンを単純にでき配線長が短くなる。
理パターン３０７を配置する。該論理パターンをするこ
とにより使用するトランジスタへの電位供給配線パター
ンを規則的に配置することが可能である。従って、電位
供給配線パターンを単純にでき配線長が短くなる。
第５図に本発明に於ける読み出し専用配憶回路の書き込
み構造で前記基本セルが２個のＰＣｈトランジスタと２
個のＮｃｈトランジスタから構成され、電位を供給する
前記拡散領域の位置が複数のトランジスタに於いて異な
る場合のレイアウト例である。第４図は第５図の論理回
路図である。
み構造で前記基本セルが２個のＰＣｈトランジスタと２
個のＮｃｈトランジスタから構成され、電位を供給する
前記拡散領域の位置が複数のトランジスタに於いて異な
る場合のレイアウト例である。第４図は第５図の論理回
路図である。
第４図に於いて４０１．４０４はワード線を示し４０２
．４０３はビット線を示している。ワードｌ１４０１へ
の入力信号ｗ ２ ハ’） −トｕ４０４ ヘ（Ｄ入力
信号ｗｌの反転信号であり、ビット線４０２の信号ｂ２
とビット！１１４０３の信号ｂｌは各々異なるビット出
力となる。第５図に於いて前記基本セルはゲート電極５
０７．５０８．５０９．及び５１０、拡散領域５１１，
５１２を含み、５０７．５０８．５１１でＰｃｈトラン
ジスタ、５０９．５１０．５１２でＮｃｈ）ランジスク
を構成している。該基本セルを２個配置し該基本セルの
配置領域の中間領域にｖｄｄの電位を有する前記拡散領
域５０５．５１３．ｖｓｓの電位を有する前記拡散領域
５０６，５１４が存在する。５１９は金属配線、５２０
はビアを示す、各Ｐｃｈトランジスタの１方の拡散領域
なビア、金属配線で電気的に接続してビット線５０３、
各Ｎｃｈトランジスタの１方の拡散領域なビア、金属配
線で電気的に接続してビット線５０４を構成している。
．４０３はビット線を示している。ワードｌ１４０１へ
の入力信号ｗ ２ ハ’） −トｕ４０４ ヘ（Ｄ入力
信号ｗｌの反転信号であり、ビット線４０２の信号ｂ２
とビット！１１４０３の信号ｂｌは各々異なるビット出
力となる。第５図に於いて前記基本セルはゲート電極５
０７．５０８．５０９．及び５１０、拡散領域５１１，
５１２を含み、５０７．５０８．５１１でＰｃｈトラン
ジスタ、５０９．５１０．５１２でＮｃｈ）ランジスク
を構成している。該基本セルを２個配置し該基本セルの
配置領域の中間領域にｖｄｄの電位を有する前記拡散領
域５０５．５１３．ｖｓｓの電位を有する前記拡散領域
５０６，５１４が存在する。５１９は金属配線、５２０
はビアを示す、各Ｐｃｈトランジスタの１方の拡散領域
なビア、金属配線で電気的に接続してビット線５０３、
各Ｎｃｈトランジスタの１方の拡散領域なビア、金属配
線で電気的に接続してビット線５０４を構成している。
また各Ｐｃｈ）ランジスタのゲート電極をビア、金属配
線で電気的に接続してワード線５０１、各Ｎｃｈ）−ラ
ンジスクのゲート電極なビア、金属配線で電気的に接続
してワード線５０２を構成する。
線で電気的に接続してワード線５０１、各Ｎｃｈ）−ラ
ンジスクのゲート電極なビア、金属配線で電気的に接続
してワード線５０２を構成する。
読み出しデータはＰｃｈトランジスタへ電位ｖｄｄを供
給する前記拡散領域５０５とＮｃｈ）ランジスタヘ電位
ｖｓｓを供給する前記拡散領域５１４をビア、金属配線
で電気的に接続することで書き込まれる。ビア、金属配
線を含む読み出しデータの書き込みパターン５１５，５
１６，５１７゜５１８は電源を供給される前記拡散領域
５１１゜５１２と電源を供給する前記拡散領域５０５．
５１４の相対的な位置関係は異なるがビア、金属配線を
含む形状は同一形状であり共通となる。
給する前記拡散領域５０５とＮｃｈ）ランジスタヘ電位
ｖｓｓを供給する前記拡散領域５１４をビア、金属配線
で電気的に接続することで書き込まれる。ビア、金属配
線を含む読み出しデータの書き込みパターン５１５，５
１６，５１７゜５１８は電源を供給される前記拡散領域
５１１゜５１２と電源を供給する前記拡散領域５０５．
５１４の相対的な位置関係は異なるがビア、金属配線を
含む形状は同一形状であり共通となる。
従って、基本セルが２個のＰＣｈトランジスタと２個の
Ｎｃｈトランジスタにより構成される場合読み出しデー
タ書き込み用論理バクーンを１個存在させるだけで読み
出しデータの書き込みが可能となる。Ｐｃｈトランジス
タへＶＳＳの電位、Ｎｃｈトランジスタへｖｄｄの電位
を書き込む場合も同様である。
Ｎｃｈトランジスタにより構成される場合読み出しデー
タ書き込み用論理バクーンを１個存在させるだけで読み
出しデータの書き込みが可能となる。Ｐｃｈトランジス
タへＶＳＳの電位、Ｎｃｈトランジスタへｖｄｄの電位
を書き込む場合も同様である。
［発明の効果］
以上記したように本発明によれば、読み出し専用記憶回
路は前記基本セルを使用する１種類の読み出し専用記憶
回路用基本セルとデータの書き込みに使用する１種類の
論理セルの合計２種類のセルにより構成されるため、読
み出し専用記憶回路用のセルライブラリの量が少なく読
み出し専用記憶回路の設計が簡単になり、かつ、マスタ
スライス型ゲートアレイの特徴を生かしマスク基板が集
積回路内に含む読み出し専用記憶回路の大きさ、及びビ
ット数に関係なく読み出し専用記憶回路を含まない集積
回路と同一になるため、読み出し専用記憶回路に関する
大きさ、ビット数などの論理変更に対して、読み出し専
用記憶回路を含まない集積回路と同様に配線工程のみの
変更により短期間で対応することが可能であるという効
果を有す
路は前記基本セルを使用する１種類の読み出し専用記憶
回路用基本セルとデータの書き込みに使用する１種類の
論理セルの合計２種類のセルにより構成されるため、読
み出し専用記憶回路用のセルライブラリの量が少なく読
み出し専用記憶回路の設計が簡単になり、かつ、マスタ
スライス型ゲートアレイの特徴を生かしマスク基板が集
積回路内に含む読み出し専用記憶回路の大きさ、及びビ
ット数に関係なく読み出し専用記憶回路を含まない集積
回路と同一になるため、読み出し専用記憶回路に関する
大きさ、ビット数などの論理変更に対して、読み出し専
用記憶回路を含まない集積回路と同様に配線工程のみの
変更により短期間で対応することが可能であるという効
果を有す
第１図は本発明の実施例における前記基本セルと基本セ
ル領域外に位置する拡散領域の配置関係図である。第２
図及び第３図は、本発明に於ける読み出し専用記憶回路
の基本書き込み構造の論理回路及びそのレイアウト例を
示す図である。第４図及び第５図は読み出し専用記憶回
路の書き込み構造で前記基本セルが２個のＰｃｈ）ラン
ジスクと２個のＮｃｈトランジスタから構成され、電位
を供給する前記拡散領域の位置が複数のトランジスタに
於いて異なる場合の論理回路及びそのレイアウト例を示
す図である。 １０１ 、３０１、５０５、５ １０２、３０２、５０６、５ Ｉ Ｏ３、３０３， １０５、３０５， １０４、１０６， ５０８、５０９， ３１１、５２０・ ３１２、５１９ ・ ３０７、３０８゜ ５１８ ・ ・ ・ ・ ・ ５１１ ・ ・ ５１２ ・ ・ ３０４、３ ５１０ ・ ・ ５１５、５ ｖｄｄの電位を有す る拡散領域 ｖｓｓの電位を有す る拡散領域 ＰｃｈＴｒ拡散領域 ＮｃｈＴｒ拡散領域 ０６．５０７、 ゲート電極 ビア 金属配線 １６．５１７、 本発明の論理パター ２０１．４０１．４０４・・読み出し専用記憶回路ワー
ド線 ２０２．４０２．４０３・・読み出し専用記憶回路ビッ
ト線 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第１図 第２図 第３図 ｖ、４図
ル領域外に位置する拡散領域の配置関係図である。第２
図及び第３図は、本発明に於ける読み出し専用記憶回路
の基本書き込み構造の論理回路及びそのレイアウト例を
示す図である。第４図及び第５図は読み出し専用記憶回
路の書き込み構造で前記基本セルが２個のＰｃｈ）ラン
ジスクと２個のＮｃｈトランジスタから構成され、電位
を供給する前記拡散領域の位置が複数のトランジスタに
於いて異なる場合の論理回路及びそのレイアウト例を示
す図である。 １０１ 、３０１、５０５、５ １０２、３０２、５０６、５ Ｉ Ｏ３、３０３， １０５、３０５， １０４、１０６， ５０８、５０９， ３１１、５２０・ ３１２、５１９ ・ ３０７、３０８゜ ５１８ ・ ・ ・ ・ ・ ５１１ ・ ・ ５１２ ・ ・ ３０４、３ ５１０ ・ ・ ５１５、５ ｖｄｄの電位を有す る拡散領域 ｖｓｓの電位を有す る拡散領域 ＰｃｈＴｒ拡散領域 ＮｃｈＴｒ拡散領域 ０６．５０７、 ゲート電極 ビア 金属配線 １６．５１７、 本発明の論理パター ２０１．４０１．４０４・・読み出し専用記憶回路ワー
ド線 ２０２．４０２．４０３・・読み出し専用記憶回路ビッ
ト線 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第１図 第２図 第３図 ｖ、４図
Claims (1)
- 【特許請求の範囲】 ａ）論理を構成する基本セルが規則的に配置されるマス
タスライス方式のゲートアレイに於いて、 ｂ）前記基本セルが電気的に分離されたゲート電極を有
する１個以上のＰｃｈトランジスタと１個以上のＮｃｈ
トランジスタにより構成され、 ｃ）前記基本セルの存在領域外に低電源電位、または高
電源電位が供給された拡散領域が存在し、 ｄ）前記基本セルの前記ＰｃｈまたはＮｃｈトランジス
タの拡散領域と前記基本セルの存在領域外に存在する低
電源電位、または高電源電位を有する前記拡散領域を金
属配線及びビアの情報を有する論理パターンを使用して
電気的に接続し、 ｅ）低電源電位、または高電源電位を供給された前記Ｐ
ｃｈまたはＮｃｈトランジスタを構成するゲート電極の
電位を変更することにより供給された電位を出力するこ
とを特徴とするマスタスライス型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208943A JPH0499062A (ja) | 1990-08-07 | 1990-08-07 | マスタスライス型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208943A JPH0499062A (ja) | 1990-08-07 | 1990-08-07 | マスタスライス型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499062A true JPH0499062A (ja) | 1992-03-31 |
Family
ID=16564708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208943A Pending JPH0499062A (ja) | 1990-08-07 | 1990-08-07 | マスタスライス型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499062A (ja) |
-
1990
- 1990-08-07 JP JP2208943A patent/JPH0499062A/ja active Pending
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