JPH0680807B2 - ゲートアレイｌｓｉ装置 - Google Patents
ゲートアレイｌｓｉ装置Info
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- JPH0680807B2 JPH0680807B2 JP59135214A JP13521484A JPH0680807B2 JP H0680807 B2 JPH0680807 B2 JP H0680807B2 JP 59135214 A JP59135214 A JP 59135214A JP 13521484 A JP13521484 A JP 13521484A JP H0680807 B2 JPH0680807 B2 JP H0680807B2
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
- H10D84/909—Microarchitecture
- H10D84/935—Degree of specialisation for implementing specific functions
- H10D84/937—Implementation of digital circuits
- H10D84/938—Implementation of memory functions
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ゲートアレイLSI装置に関し、特にメモリ回
路を内蔵し、該メモリ回路の入力端子等を所定の電源電
圧にクリップすることにより該メモリ回路の容量および
回路構成等を変更できるようにしたLSI装置に関する。
路を内蔵し、該メモリ回路の入力端子等を所定の電源電
圧にクリップすることにより該メモリ回路の容量および
回路構成等を変更できるようにしたLSI装置に関する。
（従来の技術） ゲートアレイLSI装置は、基本ゲート回路等の基本セル
をアレイ状に配置しておき、顧客の指定した論理回路に
応じて各基本セル間の配線をコンピュータ処理によって
設計する集積回路装置である。
をアレイ状に配置しておき、顧客の指定した論理回路に
応じて各基本セル間の配線をコンピュータ処理によって
設計する集積回路装置である。
従来、このようなゲートアレイLSI装置に、基本セルに
よって構成される論理回路ブロックの他に基本セルとは
別の専用の回路パターンによって構成されるメモリ回路
ブロックを設け、メモリ回路を使用して論理動作を行な
う回路をLSI化することが可能であった。
よって構成される論理回路ブロックの他に基本セルとは
別の専用の回路パターンによって構成されるメモリ回路
ブロックを設け、メモリ回路を使用して論理動作を行な
う回路をLSI化することが可能であった。
しかしながら、このような従来形のゲートアレイLSI装
置においては、メモリ回路の容量および回路構成等が固
定的に設定されており、任意のビットおよびワード構
成、任意の制御回路、かつ複数ポートの読み書き動作等
の任意の回路構成および機能を実現することが不可能で
あるため、ゲートアレイ装置の論理設計の自由度がかな
り制限されるという不都合があった。
置においては、メモリ回路の容量および回路構成等が固
定的に設定されており、任意のビットおよびワード構
成、任意の制御回路、かつ複数ポートの読み書き動作等
の任意の回路構成および機能を実現することが不可能で
あるため、ゲートアレイ装置の論理設計の自由度がかな
り制限されるという不都合があった。
（発明が解決しようとする問題点） 本発明は、前述の従来形における問題点に鑑み、メモリ
回路を内蔵するゲートアレイLSI装置において、メモリ
回路部分の入力端子等を所定電圧にクリップできるよう
にするという構想に基づき、メモリ回路の容量および回
路構成等を任意に設定できるようにし、ゲートアレイLS
I装置の論理設計の自由度を向上させることを目的とす
る。
回路を内蔵するゲートアレイLSI装置において、メモリ
回路部分の入力端子等を所定電圧にクリップできるよう
にするという構想に基づき、メモリ回路の容量および回
路構成等を任意に設定できるようにし、ゲートアレイLS
I装置の論理設計の自由度を向上させることを目的とす
る。
（問題点を解決するための手段） 本発明によれば、並置されたＰチャネルトランジスタ及
びＮチャネルトランジスタの対を含み、各々同一素子パ
ターンよりなる複数の基本セルが配置された基本セル列
と、前記基本セル列上を縦断するように固定的に配置さ
れた高電位側及び低電位側電源線の対とを有するロジッ
クブロックと、前記基本セルとは異なるメモリ専用の回
路パターンで構成されたメモリブロックとを具備し、前
記基本セル内の前記Ｐチャネルトランジスタまたは前記
Ｎチャネルトランジスタの、前記高電位側電源線又は低
電位側電源線が接続された拡散領域から引き出された配
線が、前記基本セル間の相互接続を行う配線領域を介し
て、前記メモリブロックの一部のアドレス入力に接続さ
れることにより、前記メモリブロックが、その最大容量
よりも小さい容量のメモリとして動作することを特徴と
するゲートアレイLSI装置が提供される。
びＮチャネルトランジスタの対を含み、各々同一素子パ
ターンよりなる複数の基本セルが配置された基本セル列
と、前記基本セル列上を縦断するように固定的に配置さ
れた高電位側及び低電位側電源線の対とを有するロジッ
クブロックと、前記基本セルとは異なるメモリ専用の回
路パターンで構成されたメモリブロックとを具備し、前
記基本セル内の前記Ｐチャネルトランジスタまたは前記
Ｎチャネルトランジスタの、前記高電位側電源線又は低
電位側電源線が接続された拡散領域から引き出された配
線が、前記基本セル間の相互接続を行う配線領域を介し
て、前記メモリブロックの一部のアドレス入力に接続さ
れることにより、前記メモリブロックが、その最大容量
よりも小さい容量のメモリとして動作することを特徴と
するゲートアレイLSI装置が提供される。
（作用） 上述のような構成を用いることにより、本発明において
は、メモリ回路を内蔵するゲートアレイLSI装置におい
て、メモリ回路のアドレスバッファ等の入力端子を容易
に電源電圧等にクリップすることが可能となり、例えば
メモリ回路の記憶容量、制御方式等の自由設定あるいは
複数ポートの読み書き動作等各種の機能の実現を行なう
ことができる。すなわち、ゲートアレイLSI装置に内蔵
されたメモリ回路において各種の回路構成および機能を
容易に変更設定できるから、論理設計の自由度を大幅に
向上させることが可能になる。
は、メモリ回路を内蔵するゲートアレイLSI装置におい
て、メモリ回路のアドレスバッファ等の入力端子を容易
に電源電圧等にクリップすることが可能となり、例えば
メモリ回路の記憶容量、制御方式等の自由設定あるいは
複数ポートの読み書き動作等各種の機能の実現を行なう
ことができる。すなわち、ゲートアレイLSI装置に内蔵
されたメモリ回路において各種の回路構成および機能を
容易に変更設定できるから、論理設計の自由度を大幅に
向上させることが可能になる。
（実施例） 以下、図面により本発明の実施例を説明する。第１図
は、本発明の１実施例に係わるゲートアレイLSI装置の
半導体チップ上の各回路のレイアウトを概略的に示す。
同図において、１および２はランダムアクセスメモリ、
リードオンリメモリ等のメモリ回路、３および４は各々
メモリ回路１および２の入力回路部等に設けられた基本
セル列であってこれらの要素によってメモリブロックが
構成されている。また、５は基本セルであって、これら
の基本セル５がマトリクス状に配列されてロジックブロ
ックが形成されている。これらのメモリブロックおよび
ロジックブロックの周辺には入出力バッファ６が配設さ
れている。
は、本発明の１実施例に係わるゲートアレイLSI装置の
半導体チップ上の各回路のレイアウトを概略的に示す。
同図において、１および２はランダムアクセスメモリ、
リードオンリメモリ等のメモリ回路、３および４は各々
メモリ回路１および２の入力回路部等に設けられた基本
セル列であってこれらの要素によってメモリブロックが
構成されている。また、５は基本セルであって、これら
の基本セル５がマトリクス状に配列されてロジックブロ
ックが形成されている。これらのメモリブロックおよび
ロジックブロックの周辺には入出力バッファ６が配設さ
れている。
また、7,8,9,10,11,12はそれぞれ各基本セル上に配設さ
れた電源線であって、電源線7,10,12はそれぞれ例えば0
Vの電源VSSを供給し、電源線8,9,11はそれぞれ例えば5V
の電源VDDを供給するものである。また、電源線7,8,11,
12は、例えば第１層目のアルミ配線によって構成され、
電源線９および10は第１層目のアルミ配線上に形成され
た第２層目のアルミ配線によって構成される。そして、
基本セル５等の回路は第１層目のアルミ配線の下部に形
成されている。
れた電源線であって、電源線7,10,12はそれぞれ例えば0
Vの電源VSSを供給し、電源線8,9,11はそれぞれ例えば5V
の電源VDDを供給するものである。また、電源線7,8,11,
12は、例えば第１層目のアルミ配線によって構成され、
電源線９および10は第１層目のアルミ配線上に形成され
た第２層目のアルミ配線によって構成される。そして、
基本セル５等の回路は第１層目のアルミ配線の下部に形
成されている。
上述の構成においては、通常顧客等の呈示した論理回路
図に基づきロジックブロック内における各基本セル間お
よびこれらの基本セルとメモリブロック間との配線が自
動配線処理によって決定され、所望の構成を有するゲー
トアレイLSI装置が製作される。この場合、メモリブロ
ックにおける各メモリ回路の入力端子等を所定の論理レ
ベルにクリップすることにより、任意のビット数、ワー
ド数、または任意の制御回路等を有するメモリを実現
し、あるいは独立の２つのメモリ回路の実現等メモリ構
成を任意に変更することが可能である。例えば、予めメ
モリブロックに設けられたアドレスバッファの１部の入
力端子を論理“0"または“1"にクリップすることにより
所望のワード数またはビット数のメモリを構成すること
ができる。本発明においては、メモリブロックの入力端
子をクリップするために２つの方法が用いられる。
図に基づきロジックブロック内における各基本セル間お
よびこれらの基本セルとメモリブロック間との配線が自
動配線処理によって決定され、所望の構成を有するゲー
トアレイLSI装置が製作される。この場合、メモリブロ
ックにおける各メモリ回路の入力端子等を所定の論理レ
ベルにクリップすることにより、任意のビット数、ワー
ド数、または任意の制御回路等を有するメモリを実現
し、あるいは独立の２つのメモリ回路の実現等メモリ構
成を任意に変更することが可能である。例えば、予めメ
モリブロックに設けられたアドレスバッファの１部の入
力端子を論理“0"または“1"にクリップすることにより
所望のワード数またはビット数のメモリを構成すること
ができる。本発明においては、メモリブロックの入力端
子をクリップするために２つの方法が用いられる。
その１つは、メモリ回路の入力部に設けられた基本セル
列３および４内の所望の基本セルの入力端子を所定電位
にクリップする方法である。
列３および４内の所望の基本セルの入力端子を所定電位
にクリップする方法である。
また、他の１つは第２図に示すようにロジックブロック
内の一部の基本セルをいわゆるスタックゲートとしこの
スタックゲートの出力をメモリブロックの所望の入力端
子に接続する方法である。なお、スタックゲートとは、
基本セルの出力端子を電源線等に接続することにより所
定の電位を出力するようにした基本セルである。なお、
この場合には、第２図に示すように各メモリ回路の入力
部等の基本セル列３および４を省略して各スタックゲー
ト13,14の出力を各メモリ回路の専用パターンに直接接
続してもよい。
内の一部の基本セルをいわゆるスタックゲートとしこの
スタックゲートの出力をメモリブロックの所望の入力端
子に接続する方法である。なお、スタックゲートとは、
基本セルの出力端子を電源線等に接続することにより所
定の電位を出力するようにした基本セルである。なお、
この場合には、第２図に示すように各メモリ回路の入力
部等の基本セル列３および４を省略して各スタックゲー
ト13,14の出力を各メモリ回路の専用パターンに直接接
続してもよい。
第３図は、第１図のゲートアレイLSI装置のメモリブロ
ック付近の詳細を示す。同図において、メモリ回路１
は、メモリセルアレイ15、センスアンプ16、書き込みア
ンプ17、ワードアドレスレジスタ18、ワードデコーダ1
9、および制御回路20を具備する。また、該メモリ回路
１の例えば１辺には入力回路用の基本セル列３が設けら
れており、メモリ回路１と入出力バッファ６との間およ
びロジックブロックの各基本セル５との間には配線領域
21が設けられている。
ック付近の詳細を示す。同図において、メモリ回路１
は、メモリセルアレイ15、センスアンプ16、書き込みア
ンプ17、ワードアドレスレジスタ18、ワードデコーダ1
9、および制御回路20を具備する。また、該メモリ回路
１の例えば１辺には入力回路用の基本セル列３が設けら
れており、メモリ回路１と入出力バッファ６との間およ
びロジックブロックの各基本セル５との間には配線領域
21が設けられている。
第３図においては、メモリ回路１の各信号回路は基本セ
ル列３に含まれる基本セルを介して他の回路、例えばロ
ジックブロック内の基本セル５あるいは入出力バッファ
６等に接続される。メモリ回路１にはこのように接続さ
れた配線を介して各種の信号の入出力が行なわれる。例
えば、ワードアドレスレジスタ18には同図矢印Ａで示す
ようにアドレス信号が入力され、書き込みアンプ17には
矢印Ｂで示すように書き込みデータが入力され、センス
アンプ16からは矢印Ｃで示すように読み出しデータが出
力される。また、クロックバッファおよび各種の制御信
号回路を含む制御回路20には、矢印Ｄで示すように例え
ばクロック信号およびライトイネーブル信号等の制御信
号が入力される。
ル列３に含まれる基本セルを介して他の回路、例えばロ
ジックブロック内の基本セル５あるいは入出力バッファ
６等に接続される。メモリ回路１にはこのように接続さ
れた配線を介して各種の信号の入出力が行なわれる。例
えば、ワードアドレスレジスタ18には同図矢印Ａで示す
ようにアドレス信号が入力され、書き込みアンプ17には
矢印Ｂで示すように書き込みデータが入力され、センス
アンプ16からは矢印Ｃで示すように読み出しデータが出
力される。また、クロックバッファおよび各種の制御信
号回路を含む制御回路20には、矢印Ｄで示すように例え
ばクロック信号およびライトイネーブル信号等の制御信
号が入力される。
上述のようなメモリ回路において、メモリセルアレイ15
に予め例えば64ワード、10ビットのメモリセルが用意さ
れているものとする。この場合は、ワードアドレスは６
ビット、書き込みアンプ17およびセンスアンプ16の個数
はそれぞれ10個となっている。このようなメモリ回路を
例えば32ワード、８ビットで使用する場合にはワードア
ドレスを５ビットとし、書き込みアンプ17およびセンス
アンプ16の数をそれぞれ８個とする必要がある。このた
め、第３図に斜線で示すように、ワードアドレスレジス
タ18につながる入力回路の基本セルの１つ、および２つ
の書き込みアンプにつながる２つの基本セルの各々の入
力端子を例えば論理“0"にクリップする。あるいは、メ
モリ回路１の基本セルによらず、ロジックブロック内の
基本セルの一部をスタックゲートとしこのスタックゲー
トの出力をメモリ回路１の所定の入力端子を接続するこ
とによって前述のようなメモリ容量の変更を行なうこと
も可能である。この場合には、メモリ回路１の基本セル
列３を省略できることは前述の通りである。
に予め例えば64ワード、10ビットのメモリセルが用意さ
れているものとする。この場合は、ワードアドレスは６
ビット、書き込みアンプ17およびセンスアンプ16の個数
はそれぞれ10個となっている。このようなメモリ回路を
例えば32ワード、８ビットで使用する場合にはワードア
ドレスを５ビットとし、書き込みアンプ17およびセンス
アンプ16の数をそれぞれ８個とする必要がある。このた
め、第３図に斜線で示すように、ワードアドレスレジス
タ18につながる入力回路の基本セルの１つ、および２つ
の書き込みアンプにつながる２つの基本セルの各々の入
力端子を例えば論理“0"にクリップする。あるいは、メ
モリ回路１の基本セルによらず、ロジックブロック内の
基本セルの一部をスタックゲートとしこのスタックゲー
トの出力をメモリ回路１の所定の入力端子を接続するこ
とによって前述のようなメモリ容量の変更を行なうこと
も可能である。この場合には、メモリ回路１の基本セル
列３を省略できることは前述の通りである。
第４図（ａ）は、上述の各基本セルの構成を示す平面
図、また、同図（ｂ）は同図（ａ）におけるIV-IV線上
における断面図である。これらの図において、幅Ｌの範
囲は１個の基本セルを構成する領域であり、この領域内
にＰチャンネルトランジスタ部とＮチャンネルトランジ
スタ部とが含まれている。Ｐチャンネルトランジスタ部
においては、Ｎ型半導体基板22上にP+型拡散層23,24,25
を有するトランジスタ領域が形成されている。26および
27はそれぞれゲート電極を構成するゲート金属層であ
り、これらのゲート金属層はＮチャンネルトランジスタ
部のゲート電極と一体となっている。また、28および29
はそれぞれ基板22につながるN+型の基本コンタクト領域
である。また、Ｎチャンネルトランジスタ部は、Ｐ型ウ
エル30上に形成されたP+型拡散層31,32,33とP+型の基板
コンタクト領域34,35を有する。
図、また、同図（ｂ）は同図（ａ）におけるIV-IV線上
における断面図である。これらの図において、幅Ｌの範
囲は１個の基本セルを構成する領域であり、この領域内
にＰチャンネルトランジスタ部とＮチャンネルトランジ
スタ部とが含まれている。Ｐチャンネルトランジスタ部
においては、Ｎ型半導体基板22上にP+型拡散層23,24,25
を有するトランジスタ領域が形成されている。26および
27はそれぞれゲート電極を構成するゲート金属層であ
り、これらのゲート金属層はＮチャンネルトランジスタ
部のゲート電極と一体となっている。また、28および29
はそれぞれ基板22につながるN+型の基本コンタクト領域
である。また、Ｎチャンネルトランジスタ部は、Ｐ型ウ
エル30上に形成されたP+型拡散層31,32,33とP+型の基板
コンタクト領域34,35を有する。
このような基本セルにおいては、Ｐチャンネルトランジ
スタ部およびＮチャンネルトランジスタ部を横切ってそ
れぞれ電源線36および37が配設されており、電源線36は
例えば5Vの電源VDDを供給し電源線37は例えば0Vの電源V
SSを供給する。そして、電源線36はN+型基板コンタクト
領域28,29およびP+型拡散層24とそれぞれコンタクトホ
ール38,39および40を介して接続されている。また、電
源線37はP+型基板コンタクト41,42およびN+型拡散層32
とそれぞれコンタクトホール41,42および43を介して接
続されている。したがって、Ｐチャンネルトランジスタ
部においては、ソースすなわちP+型拡散層24が電源VDD
に接続された２つのＰチャンネルトランジスタが形成さ
れ、Ｎチャンネルトランジスタ部においてはソースすな
わちN+型拡散層32が電源VSSに接続された２個のトラン
ジスタが形成される。そして、P+型拡散層23および25は
それぞれN+型拡散層31および33と各アルミ配線44および
45とにおって接続されているから、１つの基本セル内に
は共通のゲート電極を有するＰチャンネルトランジスタ
およびＮチャンネルトランジスタによって形成されるCM
ISインバータが２組含まれることになる。
スタ部およびＮチャンネルトランジスタ部を横切ってそ
れぞれ電源線36および37が配設されており、電源線36は
例えば5Vの電源VDDを供給し電源線37は例えば0Vの電源V
SSを供給する。そして、電源線36はN+型基板コンタクト
領域28,29およびP+型拡散層24とそれぞれコンタクトホ
ール38,39および40を介して接続されている。また、電
源線37はP+型基板コンタクト41,42およびN+型拡散層32
とそれぞれコンタクトホール41,42および43を介して接
続されている。したがって、Ｐチャンネルトランジスタ
部においては、ソースすなわちP+型拡散層24が電源VDD
に接続された２つのＰチャンネルトランジスタが形成さ
れ、Ｎチャンネルトランジスタ部においてはソースすな
わちN+型拡散層32が電源VSSに接続された２個のトラン
ジスタが形成される。そして、P+型拡散層23および25は
それぞれN+型拡散層31および33と各アルミ配線44および
45とにおって接続されているから、１つの基本セル内に
は共通のゲート電極を有するＰチャンネルトランジスタ
およびＮチャンネルトランジスタによって形成されるCM
ISインバータが２組含まれることになる。
さらに、第４図（ａ）に示すように、ゲート金属層26は
例えばアルミ配線46によってN+型基板コンタクト28と接
続されており、該基板コンタクト28は電源線36と接続さ
れているから、共通のゲート金属層26を有するインバー
タの入力端子は電源VDDにクリップされる。また、ゲー
ト金属層27はＮチャンネルトランジスタ部においてアル
ミ配線47によりP+型基板コンタクト35と接続されている
から、ゲート金属層27を共通のゲート電極とするインバ
ータの入力端子は電源VSSにクリップされていることに
なる。このような方法によって、基本セルの入力端子を
最短距離の配線で的確に所定電位にクリップすることが
可能になる。そして、前述のメモリ回路の入力端子等を
所定電位にクリップする場合にも、メモリ回路の入力部
に設けられた基本セルの入力端子をこのような方法でク
リップすることができる。
例えばアルミ配線46によってN+型基板コンタクト28と接
続されており、該基板コンタクト28は電源線36と接続さ
れているから、共通のゲート金属層26を有するインバー
タの入力端子は電源VDDにクリップされる。また、ゲー
ト金属層27はＮチャンネルトランジスタ部においてアル
ミ配線47によりP+型基板コンタクト35と接続されている
から、ゲート金属層27を共通のゲート電極とするインバ
ータの入力端子は電源VSSにクリップされていることに
なる。このような方法によって、基本セルの入力端子を
最短距離の配線で的確に所定電位にクリップすることが
可能になる。そして、前述のメモリ回路の入力端子等を
所定電位にクリップする場合にも、メモリ回路の入力部
に設けられた基本セルの入力端子をこのような方法でク
リップすることができる。
また、このような基本セルをスタックゲートとして用い
る場合には、第５図に示すように、基本セル内のグリッ
ド上で電源線VDDまたはVSSと出力端子とを接続する。す
なわち、同図に示すように、第１層配線によって構成さ
れた電源線VDDまたはVSSと点線で示される第２層配線に
よって構成された出力端子との間をコンタクトホールＡ
またはＢによって接続する。このようなスタックゲート
の出力端子をメモリ回路の入力端子等に接続することに
より該入力端子を所定電位にクリップすることが可能と
なる。
る場合には、第５図に示すように、基本セル内のグリッ
ド上で電源線VDDまたはVSSと出力端子とを接続する。す
なわち、同図に示すように、第１層配線によって構成さ
れた電源線VDDまたはVSSと点線で示される第２層配線に
よって構成された出力端子との間をコンタクトホールＡ
またはＢによって接続する。このようなスタックゲート
の出力端子をメモリ回路の入力端子等に接続することに
より該入力端子を所定電位にクリップすることが可能と
なる。
第６図は、第１図および第３図に示すメモリ回路の入力
部に設けられた基本セル列の配線の１列を示す。同図に
おいて、L1，L2，L3等の範囲がそれぞれ第４図（ａ）で
示すＬの範囲すなわち１個の基本セルの領域に対応す
る。なお各基本セルにおけるゲート金属層は第４図
（ａ）の場合と異なりそれぞれ１本の線で示されてい
る。そして、L1の部分の基本セルはCMOSインバータとし
て使用され、L2の範囲の基本セルは入力端子が電源VDD
にクリップされ、L3の範囲の基本セルは入力端子が電源
VSSにクリップされている。
部に設けられた基本セル列の配線の１列を示す。同図に
おいて、L1，L2，L3等の範囲がそれぞれ第４図（ａ）で
示すＬの範囲すなわち１個の基本セルの領域に対応す
る。なお各基本セルにおけるゲート金属層は第４図
（ａ）の場合と異なりそれぞれ１本の線で示されてい
る。そして、L1の部分の基本セルはCMOSインバータとし
て使用され、L2の範囲の基本セルは入力端子が電源VDD
にクリップされ、L3の範囲の基本セルは入力端子が電源
VSSにクリップされている。
第７図は第３図におけるメモリ回路の入力部の回路の１
列としてのワードアドレスレジスタ周辺の回路を示す。
同図の回路においては、入力バッファとなるインバータ
48を例えば第６図に示すような基本セルによって構成
し、インバータ48に接続されるアドレスレジスタ部分49
はメモリ回路の専用パターンによって形成されている。
このような構成によってインバータ48の入力端子を前述
の方法で所定電位にクリップすることができる。なお、
第７図においてアドレスレジスタ部分はフリップフロッ
プ回路50,51、転送ゲート52,53、および各インバータ5
4,55,56等によって構成される。
列としてのワードアドレスレジスタ周辺の回路を示す。
同図の回路においては、入力バッファとなるインバータ
48を例えば第６図に示すような基本セルによって構成
し、インバータ48に接続されるアドレスレジスタ部分49
はメモリ回路の専用パターンによって形成されている。
このような構成によってインバータ48の入力端子を前述
の方法で所定電位にクリップすることができる。なお、
第７図においてアドレスレジスタ部分はフリップフロッ
プ回路50,51、転送ゲート52,53、および各インバータ5
4,55,56等によって構成される。
（発明の効果） 以上のように、本発明によれば、メモリ回路を有するゲ
ートアレイLSI装置において、該メモリ回路の所望の入
力端子等を自動配線処理によって所定電位に的確にクリ
ップすることが可能となり、メモリ構成を配線によって
自由に変更することが可能となるから論理設計の自由度
を大幅に向上させることができる。
ートアレイLSI装置において、該メモリ回路の所望の入
力端子等を自動配線処理によって所定電位に的確にクリ
ップすることが可能となり、メモリ構成を配線によって
自由に変更することが可能となるから論理設計の自由度
を大幅に向上させることができる。
【図面の簡単な説明】 第１図および第２図はそれぞれ本発明の実施例に係わる
ゲートアレイLSI装置の半導体チップ上の各回路の配置
を示す平面図、第３図は第１図の装置におけるメモリ回
路部分の詳細を示す拡大図、第４図（ａ）は第１図から
第３図までの各ゲートアレイLSI装置に用いられている
基本セルの１例を示す平面図、第４図（ｂ）は第４図
（ａ）のIV-IV線上における断面図、第５図はスタック
ゲートの構成を示す平面図、第６図は第３図の装置にお
けるメモリ回路の入力部に設けられた基本セル列の配線
例を示す説明図、そして第７図は第３図の装置における
メモリ回路に用いられているアドレスレジスタ近辺の回
路構成を示すブロック回路図である。 1,2:メモリ回路、3,4:基本セル列、5:基本セル、6:入出
力バッファ、7,8,9,10,11,12,36,37:電源線、13,14:ス
タックゲート、15:メモリセルアレイ、16:センスアン
プ、17:書き込みアンプ、18:ワードアドレスレジスタ、
19:ワードアドレスデコーダ、20:制御回路、21:配線領
域、22:N型半導体基板、23,24,25:P+型拡散層、26,27:
ゲート金属層、28,29:N+型基板コンタクト領域、30:P型
ウエル、31,32,33:N+型拡散層、34,35:P+型基板コンタ
クト領域、38,39,40,41,42,43:コンタクトホール、44,4
5,46,47:アルミ配線、48,54,55,56:インバータ、49:ア
ドレスレジスタ部、50,51:フリップフロップ、52,53:転
送ゲート。
ゲートアレイLSI装置の半導体チップ上の各回路の配置
を示す平面図、第３図は第１図の装置におけるメモリ回
路部分の詳細を示す拡大図、第４図（ａ）は第１図から
第３図までの各ゲートアレイLSI装置に用いられている
基本セルの１例を示す平面図、第４図（ｂ）は第４図
（ａ）のIV-IV線上における断面図、第５図はスタック
ゲートの構成を示す平面図、第６図は第３図の装置にお
けるメモリ回路の入力部に設けられた基本セル列の配線
例を示す説明図、そして第７図は第３図の装置における
メモリ回路に用いられているアドレスレジスタ近辺の回
路構成を示すブロック回路図である。 1,2:メモリ回路、3,4:基本セル列、5:基本セル、6:入出
力バッファ、7,8,9,10,11,12,36,37:電源線、13,14:ス
タックゲート、15:メモリセルアレイ、16:センスアン
プ、17:書き込みアンプ、18:ワードアドレスレジスタ、
19:ワードアドレスデコーダ、20:制御回路、21:配線領
域、22:N型半導体基板、23,24,25:P+型拡散層、26,27:
ゲート金属層、28,29:N+型基板コンタクト領域、30:P型
ウエル、31,32,33:N+型拡散層、34,35:P+型基板コンタ
クト領域、38,39,40,41,42,43:コンタクトホール、44,4
5,46,47:アルミ配線、48,54,55,56:インバータ、49:ア
ドレスレジスタ部、50,51:フリップフロップ、52,53:転
送ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田辺 智明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭58−210638（ＪＰ，Ａ) 特開 昭59−55519（ＪＰ，Ａ) 特開 昭59−24492（ＪＰ，Ａ)
Claims (1)
- 【請求項１】並置されたＰチャネルトランジスタ及びＮ
チャネルトランジスタの対を含み、各々同一素子パター
ンよりなる複数の基本セルが配置された基本セル列と、
前記基本セル列上を縦断するように固定的に配置された
高電位側及び低電位側電源線の対とを有するロジックブ
ロックと、 前記基本セルとは異なるメモリ専用の回路パターンで構
成されたメモリブロックとを具備し、 前記基本セル内の前記Ｐチャネルトランジスタまたは前
記Ｎチャネルトランジスタの、前記高電位側電源線又は
低電位側電源線が接続された拡散領域から引き出された
配線が、前記基本セル間の相互接続を行う配線領域を介
して、前記メモリブロックの一部のアドレス入力に接続
されることにより、前記メモリブロックが、その最大容
量よりも小さい容量のメモリとして動作することを特徴
とするゲートアレイLSI装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135214A JPH0680807B2 (ja) | 1984-07-02 | 1984-07-02 | ゲートアレイｌｓｉ装置 |
| EP85107918A EP0170052B1 (en) | 1984-07-02 | 1985-06-27 | Master slice type semiconductor circuit device |
| DE8585107918T DE3585756D1 (de) | 1984-07-02 | 1985-06-27 | Halbleiterschaltungsanordnung in hauptscheibentechnik. |
| US06/750,163 US4780846A (en) | 1984-07-02 | 1985-06-28 | Master slice type semiconductor circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135214A JPH0680807B2 (ja) | 1984-07-02 | 1984-07-02 | ゲートアレイｌｓｉ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6122649A JPS6122649A (ja) | 1986-01-31 |
| JPH0680807B2 true JPH0680807B2 (ja) | 1994-10-12 |
Family
ID=15146501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135214A Expired - Fee Related JPH0680807B2 (ja) | 1984-07-02 | 1984-07-02 | ゲートアレイｌｓｉ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680807B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064366A (ja) * | 1983-09-19 | 1985-04-12 | Konishiroku Photo Ind Co Ltd | 画像記録装置 |
| JPS63114418A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01144263A (ja) * | 1987-11-30 | 1989-06-06 | Funai Denki Kk | ディスク再生装置 |
| JPH02155268A (ja) * | 1988-12-07 | 1990-06-14 | Nec Corp | 半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210638A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体集積回路 |
| JPS5924492A (ja) * | 1982-07-30 | 1984-02-08 | Hitachi Ltd | 半導体記憶装置の構成方法 |
| JPS5955519A (ja) * | 1982-09-24 | 1984-03-30 | Tokyo Electric Co Ltd | コンピユ−タ用基板 |
-
1984
- 1984-07-02 JP JP59135214A patent/JPH0680807B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6122649A (ja) | 1986-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |