JPH0499329A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体装置に関し、特に高いカットオフ周波数
を有する高性能のバイポーラトランジスタを備える半導
体装置の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a method for manufacturing a semiconductor device including a high-performance bipolar transistor having a high cutoff frequency.
〔従来の技術］
近年、民生分野や通信工業分野といった分野を問わず、
各種機器の高周波化、高速化が進み、それに伴ってより
高周波、高速のデバイスが求められている。バイポーラ
トランジスタにおいてもその例外ではなく、その性能は
カットオフ周波数。[Conventional technology] In recent years, whether in the consumer field or the communication industry field,
BACKGROUND ART Various devices are becoming increasingly high-frequency and high-speed, and as a result, devices with even higher frequencies and higher speeds are required. Bipolar transistors are no exception, and their performance depends on their cutoff frequency.
順方向挿入利得、スイッチング遅延といったもので表さ
れるが、通常カットオフ周波数が高いほど、後の２者も
付随して改善するため、より高いカットオフ周波数を実
現する必要がある。This is expressed in terms of forward insertion gain, switching delay, etc., and normally the higher the cutoff frequency is, the more the latter two will be improved as well, so it is necessary to realize a higher cutoff frequency.
このカットオフ周波数を向上させるには、（１）エミッ
タ、ベース等の浅接合化、（ｉｉ）エミッタ開口部やベ
ース領域の微細化、（ｉｌ）エピタキシャル層の薄化お
よび低抵抗化という手法が必要になる。前記（ｉ）、（
ｉｉ）に関しては、イオン注入法やりソグラフィ技術の
発達で顕著な効果を上げているが、（ｉｊ）に関しては
、単純なエピタキシャル層の薄化、低抵抗化では外部ベ
ースへの寄生容量の増加、降伏耐圧の低下といったマイ
ナスを招くため、近年ではＳ Ｉ Ｃ（Ｓｅｌｅｃｔｉ
ｖｅｌｙ Ｔｏｎｉｍｐｌａｎｔｅｄ Ｃｏ１１ｅｃｔ
ｏｒ ）という技術が開発され、この技術によって上に
述べたマイナス面を補いつつ、高カットオフ周波数を実
現することが可能となった。In order to improve this cutoff frequency, there are several techniques: (1) making the emitter, base, etc. shallower junctions, (ii) making the emitter opening and base region smaller, and (il) making the epitaxial layer thinner and lowering its resistance. It becomes necessary. (i), (
Regarding ii), remarkable effects have been achieved through the development of ion implantation and lithography technology, but regarding (ij), simply thinning the epitaxial layer and lowering the resistance increases the parasitic capacitance to the external base. In recent years, SIC (Select
very Toniplanted Co11ect
A technique called ``or'' has been developed, which makes it possible to realize a high cutoff frequency while compensating for the above-mentioned negative aspects.
このＳＩＣ技術とは、例えばＮＰＮ Ｉ−ランジスタに
おいて、エミッタ直下のコレクタ・ベース接合付近にの
みＮ型の不純物をイオン注入して、コレクタ領域を部分
的に上げ、カーク効果を抑制して高カントオフ周波数を
達成すると共に、寄生容量の増加も最少限に抑えること
ができるというものである。第６図にその断面図を示す
。This SIC technology is, for example, in an NPN I-transistor, by implanting N-type impurity ions only in the vicinity of the collector-base junction directly under the emitter, partially raising the collector region, suppressing the Kirk effect, and achieving a high cant-off frequency. In addition to achieving this, the increase in parasitic capacitance can also be suppressed to a minimum. FIG. 6 shows its cross-sectional view.
同図において、１はＮ型半導体基板であり、この上にＮ
型エピタキシャル層７を形成し、さらにこのＮ型エピタ
キシャル層７の一部にＳＩＣ技術によってＮ゛型ビイオ
ン注入領域４Ａ形成する。In the figure, 1 is an N-type semiconductor substrate, and N
A type epitaxial layer 7 is formed, and an N type biion implantation region 4A is further formed in a part of this N type epitaxial layer 7 by the SIC technique.
また、前記Ｎ型エピタキシャル層７上にはＰ型ベース領
域９を形成し、ここには前記Ｎ゛゛イオン注入領域４Ａ
の直上位置にＮ゛型エミンタ領域１２を形成する。なお
、８は素子分離酸化膜、１０は保護膜、１１はコンタク
ト穴、１３は電極である。Further, a P type base region 9 is formed on the N type epitaxial layer 7, and the P type base region 9 is formed in the N type ion implantation region 4A.
An N-type emitter region 12 is formed directly above the N-type emitter region 12. Note that 8 is an element isolation oxide film, 10 is a protective film, 11 is a contact hole, and 13 is an electrode.
このＳＩＣ技術を用いたバイポーラトランジスタでは、
Ｎ゛型ビイオン注入領域４Ａ形成にイオン注入を使用す
るため、イオン注入時のダメージによって半導体基板１
内に欠陥が発生し、あるいは導入した不純物を活性化す
るために一定温変以上のアニールが必要とされる。In bipolar transistors using this SIC technology,
Since ion implantation is used to form the N-type bi-ion implantation region 4A, the semiconductor substrate 1 may be damaged due to damage during ion implantation.
In order to generate defects or activate introduced impurities, annealing at a temperature higher than a certain temperature is required.
しかしながら、前記（１）で述べた高カットオフ周波数
のための浅接合化が進むにつれ、このＳＩＣにおける熱
処理の影響は多大なものとなり、極めて浅い接合を形成
しておきながら、この熱処理のために接合が深くなり所
望の特性が実現できないという問題があった。However, as the junctions become shallower due to the high cutoff frequency mentioned in (1) above, the influence of heat treatment on this SIC becomes significant. There was a problem in that the bonding became deep and desired characteristics could not be achieved.
本発明の目的は、浅接合化を実現して高カフ）オフ周波
数のバイポーラトランジスタを製造可能な製造方法を提
供することにある。An object of the present invention is to provide a manufacturing method that can realize a shallow junction and manufacture a bipolar transistor with a high cuff off frequency.
〔課題を解決するための手段］
本発明の半導体装置の製造方法は、コレクタとしての第
１導電型の半導体層上のエミッタ相当領域に第１導電型
の高濃度エピタキシャル層を形成する工程と、前記第１
導電型の半導体層上の前記高濃度エピタキシャル層以外
の領域に第１導電型の低濃度エピタキシャル層を形成す
る工程と、前記高濃度および低濃度の各エピタキシャル
層上にベースとしての第２導電型のエピタキシャル層を
形成する工程と、この第２導電型エピタキシャル層に第
１導電型のエミッタ領域を形成する工程とを含んでいる
。[Means for Solving the Problems] A method for manufacturing a semiconductor device of the present invention includes the steps of: forming a highly doped epitaxial layer of a first conductivity type in an emitter-equivalent region on a semiconductor layer of a first conductivity type serving as a collector; Said first
forming a first conductivity type low concentration epitaxial layer in a region other than the high concentration epitaxial layer on the conductivity type semiconductor layer; and forming a second conductivity type low concentration epitaxial layer as a base on each of the high concentration and low concentration epitaxial layers. and forming an emitter region of the first conductivity type in the epitaxial layer of the second conductivity type.
本発明の製造方法で製造されるバイポーラトランジスタ
は、エミッタ相当領域にエピタキシャル成長により高濃
度コレクタ領域を形成することにより、イオン注入時に
おけるダメージが回避でき、かつアニールによる接合深
さの増大が回避できる。In the bipolar transistor manufactured by the manufacturing method of the present invention, by forming a highly doped collector region by epitaxial growth in the emitter-equivalent region, damage during ion implantation can be avoided, and an increase in junction depth due to annealing can be avoided.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図（ａ）ないしくｇ）は本発明の第１実施例を製造
工程順に示す断面図であり、ここでは本発明をディスク
リートＮＰＮトランジスタに適用した例を示している。FIGS. 1(a) to 1(g) are cross-sectional views showing a first embodiment of the present invention in the order of manufacturing steps, and here, an example in which the present invention is applied to a discrete NPN transistor is shown.
先ず、第１図（ａ）のように、エピタキシャル成長させ
たＮ型半導体基板Ｉ上にマスク膜、例えば酸化膜２を成
長させた後、エミッタ相当領域に開口部３を設ける。次
いで、第１図（ｂ）のように、例えばガスソース・Ｍ
Ｂ Ｅ （Ｍｏｌｅｃｕｌａｒ ＢｅａｍＥｐｉｔａｘ
ｙ ：分子線結晶成長法）を用いて前記開口部３の内
部に高濃度Ｎ型エピタキシ士ル層４を選択的に成長させ
る。ここで、例よしてガスソース・ＭＢＥを挙げたが、
これはＮ型エピタキシャル層４が非常に薄い場合に制御
性良くその膜厚、濃度が制御できるからであり、Ｎ型エ
ビタキンヤル層４がもっと厚い時は、通常の５ｉＨ２Ｃ
ｎ２等を利用した選択エピタキシャル成長法も利用でき
る。その上で、全面に例えば窒化膜等の絶縁膜５をＣＶ
Ｄ法等で成長させた後、仮想線で示すフォトレジスト６
を塗布し、表面を平坦化する。First, as shown in FIG. 1(a), a mask film, for example, an oxide film 2, is grown on an epitaxially grown N-type semiconductor substrate I, and then an opening 3 is formed in a region corresponding to the emitter. Next, as shown in FIG. 1(b), for example, a gas source M
B E (Molecular Beam Epitax
A high concentration N-type epitaxial layer 4 is selectively grown inside the opening 3 using a molecular beam crystal growth method (molecular beam crystal growth method). Here, I mentioned gas source/MBE as an example, but
This is because when the N-type epitaxial layer 4 is very thin, its film thickness and concentration can be controlled with good controllability, and when the N-type epitaxial layer 4 is thicker, it is
A selective epitaxial growth method using n2 or the like can also be used. On top of that, an insulating film 5 such as a nitride film is coated on the entire surface by CVD.
After growing by method D etc., photoresist 6 shown by a virtual line
and flatten the surface.
次いで、第１図（ｃ）のように、例えば０２を用いた反
応性イオンエンチングを行って前記フォトレジスト６を
エンチングバンクした後、ガスを変え下地の絶縁Ｍ５の
エツチングを行い、高濃度Ｎ型エピタキシャル層４上の
絶縁膜５及びレジスト６をマスクとして酸化膜２を全面
エツチングする。Next, as shown in FIG. 1(c), after performing reactive ion etching using, for example, 02 to etch the photoresist 6, the underlying insulation M5 is etched by changing the gas to form a high-concentration etching layer. The entire surface of the oxide film 2 is etched using the insulating film 5 and resist 6 on the N-type epitaxial layer 4 as a mask.
次に、第１図（ｄ）のように、フォトレジスト６を除去
し、ガスソース・ＭＢＥを用いて高濃度Ｎ型エピタキシ
ャル層４の周囲に低濃度Ｎ型エピタキシャル層７を選択
エピタキシャル成長させる。Next, as shown in FIG. 1(d), the photoresist 6 is removed, and a low concentration N-type epitaxial layer 7 is selectively epitaxially grown around the high concentration N-type epitaxial layer 4 using a gas source/MBE.
この時、Ｎ型エピタキシャル層７の厚みが厚い時は前述
のようにＳｉＯ□Ｃｌ ｚ等の選択エビクキシャル成長
が利用できる。At this time, when the thickness of the N-type epitaxial layer 7 is large, selective epitaxial growth of SiO□Cl z or the like can be used as described above.
なお、前記高濃度Ｎ型エピタキシャル層４はエミッタ直
下の高濃度コレクタに相当するから、耐圧等で極端な悪
影響を及ぼさない程度に高濃度にドープするのがよく、
例えばＩ ＸＩＯ”ｃｍ−３以上の濃度とする。また、
低濃度Ｎ型エピタキシャル層７は外部ベースに接するこ
とになるから、あまり濃度を上げない方が好都合であり
、例えば５×１０′５〜Ｉ Ｘｌ０１６ｃ ｍ−’程度
の濃度とする。Note that, since the highly doped N-type epitaxial layer 4 corresponds to a highly doped collector directly under the emitter, it is preferable to dope it at a high concentration to the extent that it does not have an extreme adverse effect on breakdown voltage, etc.
For example, the concentration is IXIO"cm-3 or higher.Also,
Since the low-concentration N-type epitaxial layer 7 comes into contact with the external base, it is convenient not to increase the concentration too much, for example, the concentration is about 5×10'5 to I Xl016 cm-'.
次に、第１図（ｅ）のように、低濃度Ｎ型エピタキンヤ
ル層７および半導体基板１にわたって素子分離用酸化膜
８を形成し、かつ素子領域にはＭＢＥによってＰ型エピ
タキシャル層９を形成する。Next, as shown in FIG. 1(e), an oxide film 8 for element isolation is formed over the low concentration N-type epitaxial layer 7 and the semiconductor substrate 1, and a P-type epitaxial layer 9 is formed in the element region by MBE. .
このＰ型エピタキシャル層９はベース領域として特性上
必要とされる厚さおよび不純物濃度に形成される。This P type epitaxial layer 9 is formed to have a thickness and impurity concentration required for characteristics as a base region.
次に、第１図（ｆ）のように、全面に保護膜１０を成長
し、これにベース。エミッタのコンタクト穴１１を開口
し、かつＰ型エピタキシャル層９にＮ型不純物を導入し
てＮ°型エミッタ領域１２を形成する。ここではコンタ
クト穴１１からＰ型エピクキシャル層９に直接Ｎ型不純
物を導入しているが、多結晶シリコンにＮ型不純物を導
入し、この不純物を固体拡散してＮ゛型エミンタ領域１
２を形成してもよい。Next, as shown in FIG. 1(f), a protective film 10 is grown on the entire surface, and a base layer is formed on this. An emitter contact hole 11 is opened and an N-type impurity is introduced into the P-type epitaxial layer 9 to form an N°-type emitter region 12. Here, the N-type impurity is introduced directly into the P-type epitaxial layer 9 from the contact hole 11, but the N-type impurity is introduced into polycrystalline silicon, and this impurity is solid-state diffused to form the N-type emitter region 1.
2 may be formed.
しかる後、第１図（ｇ）のように、コンタクト穴１１に
エミッタおよびベースの各電極１３を形成してバイポー
ラトランジスタが完成される。Thereafter, as shown in FIG. 1(g), emitter and base electrodes 13 are formed in the contact hole 11 to complete the bipolar transistor.
なお、第２図には、第１図（ｇ）におけるＡＢの断面で
の不純物プロファイルを示す。これから分るように、エ
ミッタ１２を通る断面Ａにおいてはコレクタの一部を構
成する高濃度Ｎ型エピタキシャル鳴４の不純物濃度が断
面Ｂの低濃度Ｎ型エピタキシャル層７の不純物濃度より
も極めて高くなっている。これにより、バイポーラトラ
ンジスタのカントオフ周波数を高くすることができると
ともに、低容量化、高耐圧化を図ることが可能となる。Note that FIG. 2 shows the impurity profile in the cross section AB in FIG. 1(g). As can be seen, in the cross section A passing through the emitter 12, the impurity concentration of the high concentration N-type epitaxial layer 4 forming part of the collector is much higher than the impurity concentration of the low concentration N type epitaxial layer 7 in the cross section B. ing. This makes it possible to increase the cant-off frequency of the bipolar transistor, and also to achieve lower capacitance and higher breakdown voltage.
第３図（ａ）および（ｂ）は本発明の第２実施例を示し
ている。FIGS. 3(a) and 3(b) show a second embodiment of the invention.
この実施例では、第３図（ａ）のように、第１図（ｄ）
と同様の工程で高濃度Ｎ型エピタキシャル層４と低濃度
Ｎ型エピタキシャル層７を形成した後、第３のＮ型エピ
タキシャル層９Ａを成長する。In this embodiment, as in FIG. 3(a), as in FIG. 1(d),
After forming the highly doped N-type epitaxial layer 4 and the lightly doped N-type epitaxial layer 7 in the same process as above, a third N-type epitaxial layer 9A is grown.
そして、第３図（ｂ）のように、素子分離用酸化膜８を
形成した後に、第３のＮ型エピタキシャル層９ＡにＰ型
不純物を導入し、Ｐ型ベース領域９Ａ’を形成する。こ
のＰ型不純物導入方法は、熱拡散でもイオン注入でもま
たプラズマドープ、エキシマレーザドープ等、種々の方
法が採用できる。Then, as shown in FIG. 3(b), after forming the element isolation oxide film 8, a P-type impurity is introduced into the third N-type epitaxial layer 9A to form a P-type base region 9A'. The P-type impurity can be introduced by various methods such as thermal diffusion, ion implantation, plasma doping, excimer laser doping, etc.
以後の工程は、第１実施例と同しである。The subsequent steps are the same as in the first embodiment.
第４図（ａ）および（ｂ）は本発明の第３実施例を示し
ている。FIGS. 4(a) and 4(b) show a third embodiment of the present invention.
ここでは、第４図（ａ）に示すように、第１実施例での
高濃度Ｎ型エピタキシャル層４と低濃度Ｎ型エピタキシ
ャル層７との形成順序を反対にしており、低濃度Ｎ型エ
ピタキシャル層７を形成した後、酸化膜２を形成し、か
つ開口部３を開設した上で高４度Ｎ型エピタキシャル層
４を選択エピタキシャル成長させている。Here, as shown in FIG. 4(a), the formation order of the high concentration N-type epitaxial layer 4 and the low concentration N-type epitaxial layer 7 in the first embodiment is reversed, and the low concentration N-type epitaxial layer 7 is formed in the low concentration N-type epitaxial layer. After forming the layer 7, an oxide film 2 is formed, an opening 3 is formed, and a high 4 degree N type epitaxial layer 4 is selectively epitaxially grown.
この後、第３図（ｂ）に示すように、表面の酸化膜２を
除去すれば、第１実施例の第１図（ａ）と同様になり以
降の工程がそのまま適用される。Thereafter, as shown in FIG. 3(b), if the oxide film 2 on the surface is removed, the process becomes similar to that of FIG. 1(a) of the first embodiment, and the subsequent steps can be applied as is.
第５図（ａ）ないしくｃ）は本発明の第４実施例を示し
ており、本発明を半導体集積回路に通用した例である。FIGS. 5(a) to 5(c) show a fourth embodiment of the present invention, which is an example in which the present invention is applied to a semiconductor integrated circuit.
ここでは、第５図（ａ）のように、Ｐ型半導体基板２１
にＮ゛型埋込層２２を形成した上で、酸化膜２３および
その開口部２４を利用して高濃度Ｎ型エピタキシャル層
２５を選択的に形成する。Here, as shown in FIG. 5(a), a P-type semiconductor substrate 21
After forming an N-type buried layer 22, a highly doped N-type epitaxial layer 25 is selectively formed using the oxide film 23 and its opening 24.
このとき、エミッタ相当領域とコレクタコンタクト領域
のそれぞれに高濃度Ｎ型エピタキシャル層２５を形成す
る。At this time, a highly doped N-type epitaxial layer 25 is formed in each of the emitter-equivalent region and the collector contact region.
次いで、第５図（ｂ）のように、酸化膜２３を除去した
のち、低濃度Ｎ型エピタキシャル層２６を形成する。Next, as shown in FIG. 5(b), after removing the oxide film 23, a lightly doped N-type epitaxial layer 26 is formed.
しかる上で、第５図（ｃ）のように、素子分離用酸化膜
２７、Ｐ型ベース領域２８およびＮ゛゛エミッタ領域２
９を形成する。また、保護膜３０を形成しかつコンタク
ト穴３１を通して各電極（図示せず）を接続することで
、半導体集積回路が完成される。Then, as shown in FIG. 5(c), the element isolation oxide film 27, the P type base region 28 and the N emitter region
form 9. Further, by forming a protective film 30 and connecting each electrode (not shown) through a contact hole 31, a semiconductor integrated circuit is completed.
なお、この説明では、第１実施例と同様に、高濃度Ｎ型
エピタキシャル層２５を形成した後、低濃度のＮ型エピ
タキシャル層２６を形成しているが、第２．第３実施例
と同様に形成することができるのは言うまでもない。In this explanation, similarly to the first embodiment, after forming the highly doped N-type epitaxial layer 25, the lightly doped N-type epitaxial layer 26 is formed. Needless to say, it can be formed in the same manner as the third embodiment.
以上説明したように本発明は、バイポーラトランジスタ
のエミッタ直下領域に形成する高濃度コレクタ領域を、
エピタキシャル成長により形成しているので、イオン注
入時におけるダメージが回避できるとともに、アニール
による接合深さの増大が回避でき、カントオフ周波数の
高いバイポーラトランジスタを製造することが可能とな
る。As explained above, the present invention provides a highly doped collector region formed directly below the emitter of a bipolar transistor.
Since it is formed by epitaxial growth, damage during ion implantation can be avoided, and an increase in junction depth due to annealing can be avoided, making it possible to manufacture a bipolar transistor with a high cant-off frequency.
第１図（ａ）ないしくｇ）は本発明の第１実施例を製造
工程順に示す断面図、第２図は第１図（ｇ）のＡ、Ｂｗ
Ａに沿う不純物プロファイル図、第３図（ａ）および（
ｂ）は本発明の第２実施例の製造工程の一部を示す断面
図、第４１Ｆ（ａ）および（ｂ）は本発明の第３実施例
の製造工程の一部を示す断面図、第５図（ａ）ないしく
ｃ）は本発明の第４実施例の製造工程の一部を示す断面
図、第６図は従来のバイポーラトランジスタの断面図で
ある。
１・・・Ｎ型半導体基板、２・・・酸化膜、３・・・開
口部、４・・・高濃度Ｎ型エピタキシャル層、４Ａ・・
・Ｎ゛゛イオン注入領域、５・・・絶縁膜、６・・・フ
ォトレジスト、７・・・低濃度Ｎ型エピタキシャル層、
８・・・素子分離用酸化膜、９・・・Ｐ型エピタキシャ
ル層、９Ａ・・・Ｎ型エピタキシャル層、９Ａ’ ・・
・Ｐ５エピタキシャル層、１０・・・保護膜、１１・・
・コンタクト穴、１２・・・Ｎ゛型型部ミッタ領域１３
・・・電極、２１・・・Ｐ型半導体基板、２２・・・Ｎ
゛゛埋込層、２３・・・酸化膜、２４・・・開口部、２
５・・・高濃度Ｎ型エピタキシャル層、２６・・・低濃
度Ｎ型エピタキンヤル層、２７・・・素子分離用酸化膜
、２８・・・Ｐ型ベース領域、２９・・・Ｎ°型エミッ
タ領域、３０・・・保護膜、３１・・・コンタクト穴。
第１図
！−一
第３
図
第４
図
Ｃす
法
第５
図FIGS. 1(a) to 1g) are cross-sectional views showing the first embodiment of the present invention in the order of manufacturing steps, and FIG. 2 is A and Bw in FIG. 1(g).
Impurity profile diagram along A, Figure 3(a) and (
b) is a sectional view showing a part of the manufacturing process of the second embodiment of the present invention, 41F(a) and (b) are sectional views showing a part of the manufacturing process of the third embodiment of the invention, 5(a) to 5(c) are cross-sectional views showing part of the manufacturing process of the fourth embodiment of the present invention, and FIG. 6 is a cross-sectional view of a conventional bipolar transistor. DESCRIPTION OF SYMBOLS 1... N-type semiconductor substrate, 2... Oxide film, 3... Opening part, 4... High concentration N-type epitaxial layer, 4A...
・N゛゛ion implantation region, 5... Insulating film, 6... Photoresist, 7... Low concentration N type epitaxial layer,
8... Oxide film for element isolation, 9... P type epitaxial layer, 9A... N type epitaxial layer, 9A'...
・P5 epitaxial layer, 10...protective film, 11...
・Contact hole, 12...N-type part transmitter region 13
...electrode, 21...P-type semiconductor substrate, 22...N
゛゛Buried layer, 23... Oxide film, 24... Opening, 2
5... High concentration N type epitaxial layer, 26... Low concentration N type epitaxial layer, 27... Oxide film for element isolation, 28... P type base region, 29... N° type emitter region , 30...protective film, 31... contact hole. Figure 1! -1 Figure 3 Figure 4 Figure C Figure 5
Claims (1)
タ相当領域に第１導電型の高濃度エピタキシャル層を形
成する工程と、前記第１導電型の半導体層上の前記高濃
度エピタキシャル層以外の領域に第１導電型の低濃度エ
ピタキシャル層を形成する工程と、前記高濃度および低
濃度の各エピタキシャル層上にベースとしての第２導電
型のエピタキシャル層を形成する工程と、この第２導電
型エピタキシャル層に第１導電型のエミッタ領域を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。1. A step of forming a highly doped epitaxial layer of a first conductivity type in an emitter-equivalent region on a semiconductor layer of a first conductivity type serving as a collector, and a step of forming a highly doped epitaxial layer other than the high concentration epitaxial layer on the semiconductor layer of the first conductivity type. a step of forming a low concentration epitaxial layer of a first conductivity type in the region; a step of forming an epitaxial layer of a second conductivity type as a base on each of the high concentration and low concentration epitaxial layers; 1. A method of manufacturing a semiconductor device, comprising: forming an emitter region of a first conductivity type in an epitaxial layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217698A JPH0499329A (en) | 1990-08-18 | 1990-08-18 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217698A JPH0499329A (en) | 1990-08-18 | 1990-08-18 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499329A true JPH0499329A (en) | 1992-03-31 |
Family
ID=16708325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217698A Pending JPH0499329A (en) | 1990-08-18 | 1990-08-18 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499329A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002203963A (en) * | 2000-12-28 | 2002-07-19 | Fuji Electric Co Ltd | Method for manufacturing semiconductor device |
| WO2004008542A1 (en) * | 2002-07-16 | 2004-01-22 | Infineon Technologies Ag | Bipolar high-frequency transistor and method for the production thereof |
-
1990
- 1990-08-18 JP JP2217698A patent/JPH0499329A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002203963A (en) * | 2000-12-28 | 2002-07-19 | Fuji Electric Co Ltd | Method for manufacturing semiconductor device |
| WO2004008542A1 (en) * | 2002-07-16 | 2004-01-22 | Infineon Technologies Ag | Bipolar high-frequency transistor and method for the production thereof |
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