JPH0499329A

JPH0499329A - 半導体装置の製造方法

Info

Publication number: JPH0499329A
Application number: JP2217698A
Authority: JP
Inventors: Shinichi Miyazaki; 宮崎　紳一
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-08-18
Filing date: 1990-08-18
Publication date: 1992-03-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］本発明は半導体装置に関し、特に高いカットオフ周波数
を有する高性能のバイポーラトランジスタを備える半導
体装置の製造方法に関する。

〔従来の技術］近年、民生分野や通信工業分野といった分野を問わず、
各種機器の高周波化、高速化が進み、それに伴ってより
高周波、高速のデバイスが求められている。バイポーラ
トランジスタにおいてもその例外ではなく、その性能は
カットオフ周波数。

順方向挿入利得、スイッチング遅延といったもので表さ
れるが、通常カットオフ周波数が高いほど、後の２者も
付随して改善するため、より高いカットオフ周波数を実
現する必要がある。

このカットオフ周波数を向上させるには、（１）エミッ
タ、ベース等の浅接合化、（ｉｉ）エミッタ開口部やベ
ース領域の微細化、（ｉｌ）エピタキシャル層の薄化お
よび低抵抗化という手法が必要になる。前記（ｉ）、（
ｉｉ）に関しては、イオン注入法やりソグラフィ技術の
発達で顕著な効果を上げているが、（ｉｊ）に関しては
、単純なエピタキシャル層の薄化、低抵抗化では外部ベ
ースへの寄生容量の増加、降伏耐圧の低下といったマイ
ナスを招くため、近年ではＳ　Ｉ　Ｃ（Ｓｅｌｅｃｔｉ
ｖｅｌｙ　Ｔｏｎｉｍｐｌａｎｔｅｄ　Ｃｏ１１ｅｃｔ
ｏｒ　）という技術が開発され、この技術によって上に
述べたマイナス面を補いつつ、高カットオフ周波数を実
現することが可能となった。

このＳＩＣ技術とは、例えばＮＰＮ　Ｉ−ランジスタに
おいて、エミッタ直下のコレクタ・ベース接合付近にの
みＮ型の不純物をイオン注入して、コレクタ領域を部分
的に上げ、カーク効果を抑制して高カントオフ周波数を
達成すると共に、寄生容量の増加も最少限に抑えること
ができるというものである。第６図にその断面図を示す
。

同図において、１はＮ型半導体基板であり、この上にＮ
型エピタキシャル層７を形成し、さらにこのＮ型エピタ
キシャル層７の一部にＳＩＣ技術によってＮ゛型ビイオ
ン注入領域４Ａ形成する。

また、前記Ｎ型エピタキシャル層７上にはＰ型ベース領
域９を形成し、ここには前記Ｎ゛゛イオン注入領域４Ａ
の直上位置にＮ゛型エミンタ領域１２を形成する。なお
、８は素子分離酸化膜、１０は保護膜、１１はコンタク
ト穴、１３は電極である。

〔発明が解決しようとする課題〕

このＳＩＣ技術を用いたバイポーラトランジスタでは、
Ｎ゛型ビイオン注入領域４Ａ形成にイオン注入を使用す
るため、イオン注入時のダメージによって半導体基板１
内に欠陥が発生し、あるいは導入した不純物を活性化す
るために一定温変以上のアニールが必要とされる。

しかしながら、前記（１）で述べた高カットオフ周波数
のための浅接合化が進むにつれ、このＳＩＣにおける熱
処理の影響は多大なものとなり、極めて浅い接合を形成
しておきながら、この熱処理のために接合が深くなり所
望の特性が実現できないという問題があった。

本発明の目的は、浅接合化を実現して高カフ）オフ周波
数のバイポーラトランジスタを製造可能な製造方法を提
供することにある。

〔課題を解決するための手段］本発明の半導体装置の製造方法は、コレクタとしての第
１導電型の半導体層上のエミッタ相当領域に第１導電型
の高濃度エピタキシャル層を形成する工程と、前記第１
導電型の半導体層上の前記高濃度エピタキシャル層以外
の領域に第１導電型の低濃度エピタキシャル層を形成す
る工程と、前記高濃度および低濃度の各エピタキシャル
層上にベースとしての第２導電型のエピタキシャル層を
形成する工程と、この第２導電型エピタキシャル層に第
１導電型のエミッタ領域を形成する工程とを含んでいる
。

〔作用〕

本発明の製造方法で製造されるバイポーラトランジスタ
は、エミッタ相当領域にエピタキシャル成長により高濃
度コレクタ領域を形成することにより、イオン注入時に
おけるダメージが回避でき、かつアニールによる接合深
さの増大が回避できる。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図（ａ）ないしくｇ）は本発明の第１実施例を製造
工程順に示す断面図であり、ここでは本発明をディスク
リートＮＰＮトランジスタに適用した例を示している。

先ず、第１図（ａ）のように、エピタキシャル成長させ
たＮ型半導体基板Ｉ上にマスク膜、例えば酸化膜２を成
長させた後、エミッタ相当領域に開口部３を設ける。次
いで、第１図（ｂ）のように、例えばガスソース・Ｍ　
Ｂ　Ｅ　（Ｍｏｌｅｃｕｌａｒ　ＢｅａｍＥｐｉｔａｘ
ｙ　　：分子線結晶成長法）を用いて前記開口部３の内
部に高濃度Ｎ型エピタキシ士ル層４を選択的に成長させ
る。ここで、例よしてガスソース・ＭＢＥを挙げたが、
これはＮ型エピタキシャル層４が非常に薄い場合に制御
性良くその膜厚、濃度が制御できるからであり、Ｎ型エ
ビタキンヤル層４がもっと厚い時は、通常の５ｉＨ２Ｃ
ｎ２等を利用した選択エピタキシャル成長法も利用でき
る。その上で、全面に例えば窒化膜等の絶縁膜５をＣＶ
Ｄ法等で成長させた後、仮想線で示すフォトレジスト６
を塗布し、表面を平坦化する。

次いで、第１図（ｃ）のように、例えば０２を用いた反
応性イオンエンチングを行って前記フォトレジスト６を
エンチングバンクした後、ガスを変え下地の絶縁Ｍ５の
エツチングを行い、高濃度Ｎ型エピタキシャル層４上の
絶縁膜５及びレジスト６をマスクとして酸化膜２を全面
エツチングする。

次に、第１図（ｄ）のように、フォトレジスト６を除去
し、ガスソース・ＭＢＥを用いて高濃度Ｎ型エピタキシ
ャル層４の周囲に低濃度Ｎ型エピタキシャル層７を選択
エピタキシャル成長させる。

この時、Ｎ型エピタキシャル層７の厚みが厚い時は前述
のようにＳｉＯ□Ｃｌ　ｚ等の選択エビクキシャル成長
が利用できる。

なお、前記高濃度Ｎ型エピタキシャル層４はエミッタ直
下の高濃度コレクタに相当するから、耐圧等で極端な悪
影響を及ぼさない程度に高濃度にドープするのがよく、
例えばＩ　ＸＩＯ”ｃｍ−３以上の濃度とする。また、
低濃度Ｎ型エピタキシャル層７は外部ベースに接するこ
とになるから、あまり濃度を上げない方が好都合であり
、例えば５×１０′５〜Ｉ　Ｘｌ０１６ｃ　ｍ−’程度
の濃度とする。

次に、第１図（ｅ）のように、低濃度Ｎ型エピタキンヤ
ル層７および半導体基板１にわたって素子分離用酸化膜
８を形成し、かつ素子領域にはＭＢＥによってＰ型エピ
タキシャル層９を形成する。

このＰ型エピタキシャル層９はベース領域として特性上
必要とされる厚さおよび不純物濃度に形成される。

次に、第１図（ｆ）のように、全面に保護膜１０を成長
し、これにベース。エミッタのコンタクト穴１１を開口
し、かつＰ型エピタキシャル層９にＮ型不純物を導入し
てＮ°型エミッタ領域１２を形成する。ここではコンタ
クト穴１１からＰ型エピクキシャル層９に直接Ｎ型不純
物を導入しているが、多結晶シリコンにＮ型不純物を導
入し、この不純物を固体拡散してＮ゛型エミンタ領域１
２を形成してもよい。

しかる後、第１図（ｇ）のように、コンタクト穴１１に
エミッタおよびベースの各電極１３を形成してバイポー
ラトランジスタが完成される。

なお、第２図には、第１図（ｇ）におけるＡＢの断面で
の不純物プロファイルを示す。これから分るように、エ
ミッタ１２を通る断面Ａにおいてはコレクタの一部を構
成する高濃度Ｎ型エピタキシャル鳴４の不純物濃度が断
面Ｂの低濃度Ｎ型エピタキシャル層７の不純物濃度より
も極めて高くなっている。これにより、バイポーラトラ
ンジスタのカントオフ周波数を高くすることができると
ともに、低容量化、高耐圧化を図ることが可能となる。

第３図（ａ）および（ｂ）は本発明の第２実施例を示し
ている。

この実施例では、第３図（ａ）のように、第１図（ｄ）
と同様の工程で高濃度Ｎ型エピタキシャル層４と低濃度
Ｎ型エピタキシャル層７を形成した後、第３のＮ型エピ
タキシャル層９Ａを成長する。

そして、第３図（ｂ）のように、素子分離用酸化膜８を
形成した後に、第３のＮ型エピタキシャル層９ＡにＰ型
不純物を導入し、Ｐ型ベース領域９Ａ’を形成する。こ
のＰ型不純物導入方法は、熱拡散でもイオン注入でもま
たプラズマドープ、エキシマレーザドープ等、種々の方
法が採用できる。

以後の工程は、第１実施例と同しである。

第４図（ａ）および（ｂ）は本発明の第３実施例を示し
ている。

ここでは、第４図（ａ）に示すように、第１実施例での
高濃度Ｎ型エピタキシャル層４と低濃度Ｎ型エピタキシ
ャル層７との形成順序を反対にしており、低濃度Ｎ型エ
ピタキシャル層７を形成した後、酸化膜２を形成し、か
つ開口部３を開設した上で高４度Ｎ型エピタキシャル層
４を選択エピタキシャル成長させている。

この後、第３図（ｂ）に示すように、表面の酸化膜２を
除去すれば、第１実施例の第１図（ａ）と同様になり以
降の工程がそのまま適用される。

第５図（ａ）ないしくｃ）は本発明の第４実施例を示し
ており、本発明を半導体集積回路に通用した例である。

ここでは、第５図（ａ）のように、Ｐ型半導体基板２１
にＮ゛型埋込層２２を形成した上で、酸化膜２３および
その開口部２４を利用して高濃度Ｎ型エピタキシャル層
２５を選択的に形成する。

このとき、エミッタ相当領域とコレクタコンタクト領域
のそれぞれに高濃度Ｎ型エピタキシャル層２５を形成す
る。

次いで、第５図（ｂ）のように、酸化膜２３を除去した
のち、低濃度Ｎ型エピタキシャル層２６を形成する。

しかる上で、第５図（ｃ）のように、素子分離用酸化膜
２７、Ｐ型ベース領域２８およびＮ゛゛エミッタ領域２
９を形成する。また、保護膜３０を形成しかつコンタク
ト穴３１を通して各電極（図示せず）を接続することで
、半導体集積回路が完成される。

なお、この説明では、第１実施例と同様に、高濃度Ｎ型
エピタキシャル層２５を形成した後、低濃度のＮ型エピ
タキシャル層２６を形成しているが、第２．第３実施例
と同様に形成することができるのは言うまでもない。

〔発明の効果〕

以上説明したように本発明は、バイポーラトランジスタ
のエミッタ直下領域に形成する高濃度コレクタ領域を、
エピタキシャル成長により形成しているので、イオン注
入時におけるダメージが回避できるとともに、アニール
による接合深さの増大が回避でき、カントオフ周波数の
高いバイポーラトランジスタを製造することが可能とな
る。

【図面の簡単な説明】

第１図（ａ）ないしくｇ）は本発明の第１実施例を製造
工程順に示す断面図、第２図は第１図（ｇ）のＡ、Ｂｗ
Ａに沿う不純物プロファイル図、第３図（ａ）および（
ｂ）は本発明の第２実施例の製造工程の一部を示す断面
図、第４１Ｆ（ａ）および（ｂ）は本発明の第３実施例
の製造工程の一部を示す断面図、第５図（ａ）ないしく
ｃ）は本発明の第４実施例の製造工程の一部を示す断面
図、第６図は従来のバイポーラトランジスタの断面図で
ある。１・・・Ｎ型半導体基板、２・・・酸化膜、３・・・開
口部、４・・・高濃度Ｎ型エピタキシャル層、４Ａ・・
・Ｎ゛゛イオン注入領域、５・・・絶縁膜、６・・・フ
ォトレジスト、７・・・低濃度Ｎ型エピタキシャル層、
８・・・素子分離用酸化膜、９・・・Ｐ型エピタキシャ
ル層、９Ａ・・・Ｎ型エピタキシャル層、９Ａ’　・・
・Ｐ５エピタキシャル層、１０・・・保護膜、１１・・
・コンタクト穴、１２・・・Ｎ゛型型部ミッタ領域１３
・・・電極、２１・・・Ｐ型半導体基板、２２・・・Ｎ
゛゛埋込層、２３・・・酸化膜、２４・・・開口部、２
５・・・高濃度Ｎ型エピタキシャル層、２６・・・低濃
度Ｎ型エピタキンヤル層、２７・・・素子分離用酸化膜
、２８・・・Ｐ型ベース領域、２９・・・Ｎ°型エミッ
タ領域、３０・・・保護膜、３１・・・コンタクト穴。第１図！−一第３図第４図Ｃす法第５図

Claims

【特許請求の範囲】

１、コレクタとしての第１導電型の半導体層上のエミッ
タ相当領域に第１導電型の高濃度エピタキシャル層を形
成する工程と、前記第１導電型の半導体層上の前記高濃
度エピタキシャル層以外の領域に第１導電型の低濃度エ
ピタキシャル層を形成する工程と、前記高濃度および低
濃度の各エピタキシャル層上にベースとしての第２導電
型のエピタキシャル層を形成する工程と、この第２導電
型エピタキシャル層に第１導電型のエミッタ領域を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。