JPH05100633A - 液晶駆動回路および液晶表示装置 - Google Patents
液晶駆動回路および液晶表示装置Info
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- JPH05100633A JPH05100633A JP3258124A JP25812491A JPH05100633A JP H05100633 A JPH05100633 A JP H05100633A JP 3258124 A JP3258124 A JP 3258124A JP 25812491 A JP25812491 A JP 25812491A JP H05100633 A JPH05100633 A JP H05100633A
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- signal
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- channel transistor
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Abstract
(57)【要約】
【目的】本発明は、クロストークが少なく、設計が容易
で安定動作を得ることができ、しかも回路を簡単化して
回路面積を縮小し得る液晶駆動回路および液晶表示装置
を提供することを目的とする。 【構成】本発明は、映像信号を順次取り込んで保持し各
出力端より所定期間出力するラッチＬＡ１０１，ＬＡ１
０２……と、所定周期毎に高電圧と低電圧が交互に供給
される表示信号ライン１５と前記ラッチＬＡ１０１，Ｌ
Ａ１０２……の各出力端に接続し前記ラッチＬＡ１０
１，ＬＡ１０２……から出力する出力信号で制御して表
示信号に対応する信号を出力するか、もしくは共通電位
を保持するトライステートＴＳ１０１，ＴＳ１０２……
とを具備して構成する。
で安定動作を得ることができ、しかも回路を簡単化して
回路面積を縮小し得る液晶駆動回路および液晶表示装置
を提供することを目的とする。 【構成】本発明は、映像信号を順次取り込んで保持し各
出力端より所定期間出力するラッチＬＡ１０１，ＬＡ１
０２……と、所定周期毎に高電圧と低電圧が交互に供給
される表示信号ライン１５と前記ラッチＬＡ１０１，Ｌ
Ａ１０２……の各出力端に接続し前記ラッチＬＡ１０
１，ＬＡ１０２……から出力する出力信号で制御して表
示信号に対応する信号を出力するか、もしくは共通電位
を保持するトライステートＴＳ１０１，ＴＳ１０２……
とを具備して構成する。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示パネルの映像信
号駆動回路を改良した液晶駆動回路および液晶表示装置
に関する。
号駆動回路を改良した液晶駆動回路および液晶表示装置
に関する。
【０００２】
【従来の技術】図６は従来の駆動回路一体型のアクティ
ブマトリクス液晶表示パネルの駆動回路を示す。即ち、
駆動回路一体型のアクティブマトリクス液晶表示パネル
はデータラインＬ２０１，Ｌ２０２……と共通電位Ｖ
COM との間に薄膜トランジスタＴＦＴ及び負荷容量ＬＣ
が直列に接続され、前記各薄膜トランジスタＴＦＴのゲ
ートはゲートラインＬ３０１，Ｌ３０２………に接続さ
れる。このゲートラインＬ３０１，Ｌ３０２………はイ
ンバータＩＮを介して走査用シフトレジスタ４に接続さ
れ、この走査用シフトレジスタ４には外部回路５から垂
直同期信号φV 及び垂直用クロック信号ＣＰＶが加えら
れる。この垂直同期信号φV 及び垂直用クロック信号Ｃ
ＰＶにより走査用シフトレジスタ４はゲートラインＬ３
０１，Ｌ３０２………に水平走査信号を加えて、液晶表
示パネルの画素である薄膜トランジスタＴＦＴをオンに
する水平走査を行う。前記各データラインＬ２０１，Ｌ
２０２……と映像信号ラインＬ１との間にはスイッチン
グ用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０２…
…が接続され、この各薄膜トランジスタＴＦＴ１０１，
ＴＦＴ１０２……と前記各データラインＬ２０１，Ｌ２
０２……との接続点にはそれぞれ負荷容量ＣL １０１，
ＣL １０２……が接続される。前記映像信号ラインＬ１
には外部回路５から映像信号が加えられる。前記スイッ
チング用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０
２……のゲートはデータ用シフトレジスタ６に接続さ
れ、このデータ用シフトレジスタ６には外部回路５から
水平同期信号φH 及び水平用クロック信号ＣＰＨが加え
られる。この水平同期信号φH及び水平用クロック信号
ＣＰＨによりデータ用シフトレジスタ６はスイッチング
用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０２……
をオンして負荷容量ＣL １０１，ＣL １０２……に信号
電荷を蓄積する。
ブマトリクス液晶表示パネルの駆動回路を示す。即ち、
駆動回路一体型のアクティブマトリクス液晶表示パネル
はデータラインＬ２０１，Ｌ２０２……と共通電位Ｖ
COM との間に薄膜トランジスタＴＦＴ及び負荷容量ＬＣ
が直列に接続され、前記各薄膜トランジスタＴＦＴのゲ
ートはゲートラインＬ３０１，Ｌ３０２………に接続さ
れる。このゲートラインＬ３０１，Ｌ３０２………はイ
ンバータＩＮを介して走査用シフトレジスタ４に接続さ
れ、この走査用シフトレジスタ４には外部回路５から垂
直同期信号φV 及び垂直用クロック信号ＣＰＶが加えら
れる。この垂直同期信号φV 及び垂直用クロック信号Ｃ
ＰＶにより走査用シフトレジスタ４はゲートラインＬ３
０１，Ｌ３０２………に水平走査信号を加えて、液晶表
示パネルの画素である薄膜トランジスタＴＦＴをオンに
する水平走査を行う。前記各データラインＬ２０１，Ｌ
２０２……と映像信号ラインＬ１との間にはスイッチン
グ用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０２…
…が接続され、この各薄膜トランジスタＴＦＴ１０１，
ＴＦＴ１０２……と前記各データラインＬ２０１，Ｌ２
０２……との接続点にはそれぞれ負荷容量ＣL １０１，
ＣL １０２……が接続される。前記映像信号ラインＬ１
には外部回路５から映像信号が加えられる。前記スイッ
チング用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０
２……のゲートはデータ用シフトレジスタ６に接続さ
れ、このデータ用シフトレジスタ６には外部回路５から
水平同期信号φH 及び水平用クロック信号ＣＰＨが加え
られる。この水平同期信号φH及び水平用クロック信号
ＣＰＨによりデータ用シフトレジスタ６はスイッチング
用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０２……
をオンして負荷容量ＣL １０１，ＣL １０２……に信号
電荷を蓄積する。
【０００３】而して、映像信号は映像信号ラインＬ１を
通りスイッチング用の薄膜トランジスタＴＦＴ１０１，
ＴＦＴ１０２……のうち、ゲート信号が加えられてオン
された薄膜トランジスタを通って、負荷容量ＣL １０
１，ＣL １０２……に信号電荷を蓄積していた。このよ
うにして負荷容量ＣL １０１，ＣL １０２……に信号電
荷を蓄積する処理を全データラインＬ２０１，Ｌ２０２
……について逐次行い、１走査ライン分の負荷容量ＣL
１０１，ＣL １０２……に信号電荷を蓄積する処理を完
了した時点で走査用シフトレジスタ４からゲートライン
Ｌ３０１，Ｌ３０２………に水平走査信号を加えて選択
された画素すなわち薄膜トランジスタＴＦＴに信号電荷
を伝送していた。
通りスイッチング用の薄膜トランジスタＴＦＴ１０１，
ＴＦＴ１０２……のうち、ゲート信号が加えられてオン
された薄膜トランジスタを通って、負荷容量ＣL １０
１，ＣL １０２……に信号電荷を蓄積していた。このよ
うにして負荷容量ＣL １０１，ＣL １０２……に信号電
荷を蓄積する処理を全データラインＬ２０１，Ｌ２０２
……について逐次行い、１走査ライン分の負荷容量ＣL
１０１，ＣL １０２……に信号電荷を蓄積する処理を完
了した時点で走査用シフトレジスタ４からゲートライン
Ｌ３０１，Ｌ３０２………に水平走査信号を加えて選択
された画素すなわち薄膜トランジスタＴＦＴに信号電荷
を伝送していた。
【０００４】
【発明が解決しようとする課題】しかしながら、映像信
号をスイッチング用の薄膜トランジスタＴＦＴ１０１，
ＴＦＴ１０２……及び負荷容量ＣL １０１，ＣL １０２
……によりサンプリングするタイミングが先の画面の左
側の薄膜トランジスタＴＦＴ１０１及び負荷容量ＣL １
０１は１走査ライン分のサンプリングが完了するまでに
薄膜トランジスタＴＦＴ１０１のオフ電流により負荷容
量ＣL １０１に蓄積された信号電荷が薄膜トランジスタ
ＴＦＴ１０１を通して映像信号ラインＬ１に放電し、他
のデータラインＬ２０２……への信号に影響を与えるい
わゆるクロストークが発生する虞れがあった。したがっ
て、１走査ライン分のサンプリングが完了するまで負荷
容量ＣL １０１，ＣL １０２……に信号電荷を保持して
おかなければならず、この為、スイッチング用の薄膜ト
ランジスタＴＦＴ１０１，ＴＦＴ１０２……のオフ電流
は極めて微小にすると共に、負荷容量ＣL １０１，ＣL
１０２……は許される限り大きくする必要があった。し
かしながら、駆動回路一体型のアクティブマトリクス液
晶表示パネルの駆動回路は通常ポリシリコンでスイッチ
ング用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０２
……が作られる為、オフ電流の制御は極めて困難であっ
た。また、負荷容量ＣL １０１，ＣL １０２……を大き
くすることはスイッチング用の薄膜トランジスタＴＦＴ
１０１，ＴＦＴ１０２……の電流駆動能力を高めること
が必要であり、結局、技術的にはスイッチング用の薄膜
トランジスタＴＦＴ１０１，ＴＦＴ１０２……のオフ電
流を小さくすることと、電流駆動能力を高めることはト
レードオフの関係がある為、極めて製造上困難であっ
た。
号をスイッチング用の薄膜トランジスタＴＦＴ１０１，
ＴＦＴ１０２……及び負荷容量ＣL １０１，ＣL １０２
……によりサンプリングするタイミングが先の画面の左
側の薄膜トランジスタＴＦＴ１０１及び負荷容量ＣL １
０１は１走査ライン分のサンプリングが完了するまでに
薄膜トランジスタＴＦＴ１０１のオフ電流により負荷容
量ＣL １０１に蓄積された信号電荷が薄膜トランジスタ
ＴＦＴ１０１を通して映像信号ラインＬ１に放電し、他
のデータラインＬ２０２……への信号に影響を与えるい
わゆるクロストークが発生する虞れがあった。したがっ
て、１走査ライン分のサンプリングが完了するまで負荷
容量ＣL １０１，ＣL １０２……に信号電荷を保持して
おかなければならず、この為、スイッチング用の薄膜ト
ランジスタＴＦＴ１０１，ＴＦＴ１０２……のオフ電流
は極めて微小にすると共に、負荷容量ＣL １０１，ＣL
１０２……は許される限り大きくする必要があった。し
かしながら、駆動回路一体型のアクティブマトリクス液
晶表示パネルの駆動回路は通常ポリシリコンでスイッチ
ング用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０２
……が作られる為、オフ電流の制御は極めて困難であっ
た。また、負荷容量ＣL １０１，ＣL １０２……を大き
くすることはスイッチング用の薄膜トランジスタＴＦＴ
１０１，ＴＦＴ１０２……の電流駆動能力を高めること
が必要であり、結局、技術的にはスイッチング用の薄膜
トランジスタＴＦＴ１０１，ＴＦＴ１０２……のオフ電
流を小さくすることと、電流駆動能力を高めることはト
レードオフの関係がある為、極めて製造上困難であっ
た。
【０００５】本発明は上記の実情に鑑みてなされたもの
で、クロストークが少なく、設計が容易で安定動作を得
ることができ、しかも回路を簡単化して回路面積を縮小
し得る液晶駆動回路および液晶表示装置を提供すること
を目的とする。
で、クロストークが少なく、設計が容易で安定動作を得
ることができ、しかも回路を簡単化して回路面積を縮小
し得る液晶駆動回路および液晶表示装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明は上記課題を解決
するために、映像信号を順次取り込んで保持し、各出力
端より所定期間出力する映像信号供給回路と、所定周期
毎に高電圧と低電圧が交互に供給される表示信号ライン
と前記映像信号供給回路の各出力端に接続され、前記映
像信号供給回路から出力される出力信号に制御されて、
表示信号に対応する信号を出力するか、もしくは共通電
位を保持する表示信号出力回路とを具備することを特徴
とするものである。
するために、映像信号を順次取り込んで保持し、各出力
端より所定期間出力する映像信号供給回路と、所定周期
毎に高電圧と低電圧が交互に供給される表示信号ライン
と前記映像信号供給回路の各出力端に接続され、前記映
像信号供給回路から出力される出力信号に制御されて、
表示信号に対応する信号を出力するか、もしくは共通電
位を保持する表示信号出力回路とを具備することを特徴
とするものである。
【０００７】
【作用】本発明は上記手段により、従来のいわゆるサン
プルホールド回路の様なダイナミック回路を用いない
で、論理回路よりなるスタテックな回路でデータライン
駆動回路を構成することにより、クロストークが少な
く、製造条件が緩和されるため、より設計が容易で、安
定な動作を得ることができ、しかも回路を簡単化して回
路面積を縮小することができる。
プルホールド回路の様なダイナミック回路を用いない
で、論理回路よりなるスタテックな回路でデータライン
駆動回路を構成することにより、クロストークが少な
く、製造条件が緩和されるため、より設計が容易で、安
定な動作を得ることができ、しかも回路を簡単化して回
路面積を縮小することができる。
【０００８】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【０００９】図１は本発明の一実施例である駆動回路一
体型のアクティブマトリクス液晶表示パネルの駆動回路
を示す概略ブロック図である。即ち、表示駆動素子マト
リクス回路部１１は信号線駆動回路部１２及び走査線駆
動回路部１３により駆動される。尚、これらのすべての
回路は薄膜トランジスタにより構成することができ、す
べての回路を一枚の基板上に形成することができる。
体型のアクティブマトリクス液晶表示パネルの駆動回路
を示す概略ブロック図である。即ち、表示駆動素子マト
リクス回路部１１は信号線駆動回路部１２及び走査線駆
動回路部１３により駆動される。尚、これらのすべての
回路は薄膜トランジスタにより構成することができ、す
べての回路を一枚の基板上に形成することができる。
【００１０】図２は図１の液晶駆動回路の具体例の一部
を示し、図４及び図５は図２の各部の信号のタイムチャ
ートを示す。尚、図４は表示信号（フレーム信号）φf
がハイレベルの時に対応し、図５は表示信号（フレーム
信号）φf がローレベルの時に対応する。即ち、駆動回
路一体型のアクティブマトリクス液晶表示パネルはデー
タラインＤ１，Ｄ２………と共通電位ＶCOM との間に薄
膜トランジスタＴＦＴ及び負荷容量ＬＣが直列に接続さ
れ、前記各薄膜トランジスタＴＦＴのゲートはゲートラ
インＧ１，Ｇ２，Ｇ３………に接続される。このゲート
ラインＧ１，Ｇ２，Ｇ３………はアンドゲートＡＮＤの
出力端に接続され、このアンドゲートＡＮＤは一方の入
力端に信号ＯＥが供給されると共に他方の入力端は走査
用シフトレジスタ４に接続され、この走査用シフトレジ
スタ４には外部回路５０から垂直同期信号φV 及び垂直
用クロック信号ＣＰＶが加えられる。この垂直同期信号
φV 及び垂直用クロック信号ＣＰＶにより走査用シフト
レジスタ４はゲートラインＧ１，Ｇ２，Ｇ３………に水
平走査信号を加えて、液晶表示パネルの画素である薄膜
トランジスタＴＦＴをオンにする水平走査を行う。
を示し、図４及び図５は図２の各部の信号のタイムチャ
ートを示す。尚、図４は表示信号（フレーム信号）φf
がハイレベルの時に対応し、図５は表示信号（フレーム
信号）φf がローレベルの時に対応する。即ち、駆動回
路一体型のアクティブマトリクス液晶表示パネルはデー
タラインＤ１，Ｄ２………と共通電位ＶCOM との間に薄
膜トランジスタＴＦＴ及び負荷容量ＬＣが直列に接続さ
れ、前記各薄膜トランジスタＴＦＴのゲートはゲートラ
インＧ１，Ｇ２，Ｇ３………に接続される。このゲート
ラインＧ１，Ｇ２，Ｇ３………はアンドゲートＡＮＤの
出力端に接続され、このアンドゲートＡＮＤは一方の入
力端に信号ＯＥが供給されると共に他方の入力端は走査
用シフトレジスタ４に接続され、この走査用シフトレジ
スタ４には外部回路５０から垂直同期信号φV 及び垂直
用クロック信号ＣＰＶが加えられる。この垂直同期信号
φV 及び垂直用クロック信号ＣＰＶにより走査用シフト
レジスタ４はゲートラインＧ１，Ｇ２，Ｇ３………に水
平走査信号を加えて、液晶表示パネルの画素である薄膜
トランジスタＴＦＴをオンにする水平走査を行う。
【００１１】一方、外部回路５０から水平同期信号φH
及び水平用クロック信号ＣＰＨが加えられるデータ用シ
フトレジスタ６の出力端はラッチＬＡ１０１，ＬＡ１０
２………の制御端子Ｌに接続され、このラッチＬＡ１０
１，ＬＡ１０２………の入力端子Ｉは映像信号ラインＬ
１００に接続され、この映像信号ラインＬ１００には外
部回路５０から二値映像信号ＤＡＴＡが印加される。前
記ラッチＬＡ１０１，ＬＡ１０２………の出力端子Ｏは
トライステートＴＳ１０１，ＴＳ１０２………の制御端
子に接続される。前記トライステートＴＳ１０１，ＴＳ
１０２………はそれぞれ入力端子、出力端子、制御端子
および正電源端子、負電源端子を有し、入力端子が表示
信号（フレーム信号）ライン１５に接続され、出力端子
がデータラインＤ１，Ｄ２………に接続される。また、
前記トライステートＴＳ１０１，ＴＳ１０２………の正
電源端子および負電源端子にはそれぞれ出力用正電源Ｖ
OHおよび出力用負電源ＶOLが接続される。前記共通電位
ＶCOM は接地される。
及び水平用クロック信号ＣＰＨが加えられるデータ用シ
フトレジスタ６の出力端はラッチＬＡ１０１，ＬＡ１０
２………の制御端子Ｌに接続され、このラッチＬＡ１０
１，ＬＡ１０２………の入力端子Ｉは映像信号ラインＬ
１００に接続され、この映像信号ラインＬ１００には外
部回路５０から二値映像信号ＤＡＴＡが印加される。前
記ラッチＬＡ１０１，ＬＡ１０２………の出力端子Ｏは
トライステートＴＳ１０１，ＴＳ１０２………の制御端
子に接続される。前記トライステートＴＳ１０１，ＴＳ
１０２………はそれぞれ入力端子、出力端子、制御端子
および正電源端子、負電源端子を有し、入力端子が表示
信号（フレーム信号）ライン１５に接続され、出力端子
がデータラインＤ１，Ｄ２………に接続される。また、
前記トライステートＴＳ１０１，ＴＳ１０２………の正
電源端子および負電源端子にはそれぞれ出力用正電源Ｖ
OHおよび出力用負電源ＶOLが接続される。前記共通電位
ＶCOM は接地される。
【００１２】図３は前記ラッチＬＡ１０１およびトライ
ステートＴＳ１０１の具体的回路の一例を示す。ラッチ
ＬＡ１０２………およびトライステートＴＳ１０２……
…についても同様に構成される。即ち、データ用シフト
レジスタ６の出力端はトランスファゲートＴＧ１のＰ側
制御端子およびトランスファゲートＴＧ２のＮ側制御端
子に接続されると共に、インバータＩＮ１を介してトラ
ンスファゲートＴＧ１のＮ側制御端子およびトランスフ
ァゲートＴＧ２のＰ側制御端子に接続される。前記トラ
ンスファゲートＴＧ１の第１の非制御端子は映像信号ラ
インＬ１００に接続され、このトランスファゲートＴＧ
１の第２の非制御端子はインバータＩＮ２，ＩＮ３を直
列に介してトランスファゲートＴＧ２の第１の非制御端
子に接続され、このトランスファゲートＴＧ２の第２の
非制御端子はトランスファゲートＴＧ１の第２の非制御
端子に接続される。インバータＩＮ２とＩＮ３の接続点
はインバータＩＮ４，ＩＮ５，ＩＮ６を直列に介してｐ
チャネル トランジスタＴＲ１およびｎチャネル トラ
ンジスタＴＲ５のそれぞれゲートに接続される。前記イ
ンバータＩＮ５とＩＮ６の接続点はｐチャネル トラン
ジスタＴＲ２のゲートに接続されると共にｎチャネルＭ
ＯＳトランジスタＴＲ３のゲートに接続される。ｐチャ
ネル トランジスタＴＲ４およびｎチャネル トランジ
スタＴＲ６のそれぞれゲートは表示信号（フレーム信
号）ライン１５に接続される。前記ｐチャネル トラン
ジスタＴＲ１はソースが正電源Ｖccに接続され、ドレイ
ンがｐチャネル トランジスタＴＲ２のソースに接続さ
れる。このｐチャネル トランジスタＴＲ２のドレイン
はｎチャネル トランジスタＴＲ３のドレインに接続さ
れ、このｎチャネル トランジスタＴＲ３のソースは接
地される。前記ｐチャネルトランジスタＴＲ４はソース
が正電源Ｖccに接続され、ドレインがｎチャネルトラン
ジスタＴＲ５のドレインに接続される。このｎチャネル
トランジスタＴＲ５のソースはｎチャネル トランジ
スタＴＲ６のドレインに接続され、このｎチャネル ト
ランジスタＴＲ６のソースは接地される。前記ｐチャネ
ル トランジスタＴＲ１のドレインはｐチャネル トラ
ンジスタＴＲ４のドレインに接続されると共にｐチャネ
ル トランジスタＴＲ７のゲートに接続される。前記ｐ
チャネル トランジスタＴＲ２のドレインはｎチャネル
トランジスタＴＲ５のソースに接続されると共にｎチ
ャネル トランジスタＴＲ８のゲートに接続される。前
記ｐチャネル トランジスタＴＲ７はソースが出力用正
電源ＶOHに接続され、ドレインがデータラインＤ１に接
続されると共にｎチャネル トランジスタＴＲ８のドレ
インに接続され、このｎチャネル トランジスタＴＲ８
のソースは出力用負電源ＶOLに接続れる。
ステートＴＳ１０１の具体的回路の一例を示す。ラッチ
ＬＡ１０２………およびトライステートＴＳ１０２……
…についても同様に構成される。即ち、データ用シフト
レジスタ６の出力端はトランスファゲートＴＧ１のＰ側
制御端子およびトランスファゲートＴＧ２のＮ側制御端
子に接続されると共に、インバータＩＮ１を介してトラ
ンスファゲートＴＧ１のＮ側制御端子およびトランスフ
ァゲートＴＧ２のＰ側制御端子に接続される。前記トラ
ンスファゲートＴＧ１の第１の非制御端子は映像信号ラ
インＬ１００に接続され、このトランスファゲートＴＧ
１の第２の非制御端子はインバータＩＮ２，ＩＮ３を直
列に介してトランスファゲートＴＧ２の第１の非制御端
子に接続され、このトランスファゲートＴＧ２の第２の
非制御端子はトランスファゲートＴＧ１の第２の非制御
端子に接続される。インバータＩＮ２とＩＮ３の接続点
はインバータＩＮ４，ＩＮ５，ＩＮ６を直列に介してｐ
チャネル トランジスタＴＲ１およびｎチャネル トラ
ンジスタＴＲ５のそれぞれゲートに接続される。前記イ
ンバータＩＮ５とＩＮ６の接続点はｐチャネル トラン
ジスタＴＲ２のゲートに接続されると共にｎチャネルＭ
ＯＳトランジスタＴＲ３のゲートに接続される。ｐチャ
ネル トランジスタＴＲ４およびｎチャネル トランジ
スタＴＲ６のそれぞれゲートは表示信号（フレーム信
号）ライン１５に接続される。前記ｐチャネル トラン
ジスタＴＲ１はソースが正電源Ｖccに接続され、ドレイ
ンがｐチャネル トランジスタＴＲ２のソースに接続さ
れる。このｐチャネル トランジスタＴＲ２のドレイン
はｎチャネル トランジスタＴＲ３のドレインに接続さ
れ、このｎチャネル トランジスタＴＲ３のソースは接
地される。前記ｐチャネルトランジスタＴＲ４はソース
が正電源Ｖccに接続され、ドレインがｎチャネルトラン
ジスタＴＲ５のドレインに接続される。このｎチャネル
トランジスタＴＲ５のソースはｎチャネル トランジ
スタＴＲ６のドレインに接続され、このｎチャネル ト
ランジスタＴＲ６のソースは接地される。前記ｐチャネ
ル トランジスタＴＲ１のドレインはｐチャネル トラ
ンジスタＴＲ４のドレインに接続されると共にｐチャネ
ル トランジスタＴＲ７のゲートに接続される。前記ｐ
チャネル トランジスタＴＲ２のドレインはｎチャネル
トランジスタＴＲ５のソースに接続されると共にｎチ
ャネル トランジスタＴＲ８のゲートに接続される。前
記ｐチャネル トランジスタＴＲ７はソースが出力用正
電源ＶOHに接続され、ドレインがデータラインＤ１に接
続されると共にｎチャネル トランジスタＴＲ８のドレ
インに接続され、このｎチャネル トランジスタＴＲ８
のソースは出力用負電源ＶOLに接続れる。
【００１３】即ち、データ用シフトレジスタ６は外部回
路５０から水平同期信号φH 及び水平用クロック信号Ｃ
ＰＨが加えられて信号ＤＳＲ１を出力し、ラッチＬＡ１
０１の制御端子Ｌに供給される。このラッチＬＡ１０１
の入力端子Ｉには映像信号ＤＡＴＡが供給される。而し
て、データ用シフトレジスタ６の出力信号ＤＳＲ１がロ
ー（Ｌｏｗ）レベルになった時、インバータＩＮ１の出
力はハイ（Ｈｉｇｈ）レベルになるため、トランスファ
ゲートＴＧ１はオンになり、映像信号ＤＡＴＡが取り込
まれ、データ用シフトレジスタ６の出力信号ＤＳＲ１が
ハイレベルになった時、インバータＩＮ１の出力はロー
レベルになるため、トランスファゲートＴＧ１はオフに
なると共にトランスファゲートＴＧ２がオンとなり、映
像信号ＤＡＴＡが記憶される。
路５０から水平同期信号φH 及び水平用クロック信号Ｃ
ＰＨが加えられて信号ＤＳＲ１を出力し、ラッチＬＡ１
０１の制御端子Ｌに供給される。このラッチＬＡ１０１
の入力端子Ｉには映像信号ＤＡＴＡが供給される。而し
て、データ用シフトレジスタ６の出力信号ＤＳＲ１がロ
ー（Ｌｏｗ）レベルになった時、インバータＩＮ１の出
力はハイ（Ｈｉｇｈ）レベルになるため、トランスファ
ゲートＴＧ１はオンになり、映像信号ＤＡＴＡが取り込
まれ、データ用シフトレジスタ６の出力信号ＤＳＲ１が
ハイレベルになった時、インバータＩＮ１の出力はロー
レベルになるため、トランスファゲートＴＧ１はオフに
なると共にトランスファゲートＴＧ２がオンとなり、映
像信号ＤＡＴＡが記憶される。
【００１４】前記映像信号ＤＡＴＡがローレベルの場合
について説明する。ローレベルの映像信号ＤＡＴＡはイ
ンバータＩＮ２，ＩＮ４，ＩＮ５を介してハイレベルと
なり、ｐチャネル トランジスタＴＲ２およびｎチャネ
ル トランジスタＴＲ３のそれぞれゲートに供給される
ため、ｐチャネル トランジスタＴＲ２がオフ、ｎチャ
ネル トランジスタＴＲ３がオンとなる。又、ローレベ
ルの映像信号ＤＡＴＡはインバータＩＮ２，ＩＮ４，Ｉ
Ｎ５，ＩＮ６を介してローレベルとなり、ｐチャネル
トランジスタＴＲ１およびｎチャネル トランジスタＴ
Ｒ５のそれぞれゲートに供給されるため、ｐチャネル
トランジスタＴＲ１がオン、ｎチャネルトランジスタＴ
Ｒ５がオフとなる。ｎチャネル トランジスタＴＲ３が
オンすることにより、ｎチャネル トランジスタＴＲ８
はゲートが接地されてオフとなる。又、ｐチャネル ト
ランジスタＴＲ１がオンすることにより、ｐチャネルト
ランジスタＴＲ７はゲートに正電源Ｖccが供給されてオ
フとなる。したがって、データラインＤ１には出力用正
電源ＶOHおよび出力用負電源ＶOLは供給されない。
について説明する。ローレベルの映像信号ＤＡＴＡはイ
ンバータＩＮ２，ＩＮ４，ＩＮ５を介してハイレベルと
なり、ｐチャネル トランジスタＴＲ２およびｎチャネ
ル トランジスタＴＲ３のそれぞれゲートに供給される
ため、ｐチャネル トランジスタＴＲ２がオフ、ｎチャ
ネル トランジスタＴＲ３がオンとなる。又、ローレベ
ルの映像信号ＤＡＴＡはインバータＩＮ２，ＩＮ４，Ｉ
Ｎ５，ＩＮ６を介してローレベルとなり、ｐチャネル
トランジスタＴＲ１およびｎチャネル トランジスタＴ
Ｒ５のそれぞれゲートに供給されるため、ｐチャネル
トランジスタＴＲ１がオン、ｎチャネルトランジスタＴ
Ｒ５がオフとなる。ｎチャネル トランジスタＴＲ３が
オンすることにより、ｎチャネル トランジスタＴＲ８
はゲートが接地されてオフとなる。又、ｐチャネル ト
ランジスタＴＲ１がオンすることにより、ｐチャネルト
ランジスタＴＲ７はゲートに正電源Ｖccが供給されてオ
フとなる。したがって、データラインＤ１には出力用正
電源ＶOHおよび出力用負電源ＶOLは供給されない。
【００１５】次に、前記映像信号ＤＡＴＡがハイレベル
で、表示信号（フレーム信号）φfがハイレベルの場合
について説明する。ハイレベルの映像信号ＤＡＴＡはイ
ンバータＩＮ２，ＩＮ４，ＩＮ５を介してローレベルと
なり、ｐチャネル トランジスタＴＲ２およびｎチャネ
ル トランジスタＴＲ３のそれぞれゲートに供給される
ため、ｐチャネル トランジスタＴＲ２がオン、ｎチャ
ネル トランジスタＴＲ３がオフとなる。又、ハイレベ
ルの映像信号ＤＡＴＡはインバータＩＮ２，ＩＮ４，Ｉ
Ｎ５，ＩＮ６を介してハイレベルとなり、ｐチャネル
トランジスタＴＲ１およびｎチャネル トランジスタＴ
Ｒ５のそれぞれゲートに供給されるため、ｐチャネル
トランジスタＴＲ１がオフ、ｎチャネル トランジスタ
ＴＲ５がオンとなる。又、ハイレベルの表示信号（フレ
ーム信号）φf がｐチャネル トランジスタＴＲ４およ
びｎチャネル トランジスタＴＲ６のそれぞれゲートに
供給されるため、ｐチャネル トランジスタＴＲ４がオ
フ、ｎチャネル トランジスタＴＲ６がオンとなる。ｎ
チャネル トランジスタＴＲ５およびｎチャネルトラン
ジスタＴＲ６がオンすることにより、ｐチャネル トラ
ンジスタＴＲ７はゲートが接地されてオンとなると共に
ｎチャネル トランジスタＴＲ８はゲートが接地されて
オフとなる。したがって、ｐチャネルトランジスタＴＲ
７がオンすることにより、データラインＤ１には出力用
正電源ＶOHが供給される。
で、表示信号（フレーム信号）φfがハイレベルの場合
について説明する。ハイレベルの映像信号ＤＡＴＡはイ
ンバータＩＮ２，ＩＮ４，ＩＮ５を介してローレベルと
なり、ｐチャネル トランジスタＴＲ２およびｎチャネ
ル トランジスタＴＲ３のそれぞれゲートに供給される
ため、ｐチャネル トランジスタＴＲ２がオン、ｎチャ
ネル トランジスタＴＲ３がオフとなる。又、ハイレベ
ルの映像信号ＤＡＴＡはインバータＩＮ２，ＩＮ４，Ｉ
Ｎ５，ＩＮ６を介してハイレベルとなり、ｐチャネル
トランジスタＴＲ１およびｎチャネル トランジスタＴ
Ｒ５のそれぞれゲートに供給されるため、ｐチャネル
トランジスタＴＲ１がオフ、ｎチャネル トランジスタ
ＴＲ５がオンとなる。又、ハイレベルの表示信号（フレ
ーム信号）φf がｐチャネル トランジスタＴＲ４およ
びｎチャネル トランジスタＴＲ６のそれぞれゲートに
供給されるため、ｐチャネル トランジスタＴＲ４がオ
フ、ｎチャネル トランジスタＴＲ６がオンとなる。ｎ
チャネル トランジスタＴＲ５およびｎチャネルトラン
ジスタＴＲ６がオンすることにより、ｐチャネル トラ
ンジスタＴＲ７はゲートが接地されてオンとなると共に
ｎチャネル トランジスタＴＲ８はゲートが接地されて
オフとなる。したがって、ｐチャネルトランジスタＴＲ
７がオンすることにより、データラインＤ１には出力用
正電源ＶOHが供給される。
【００１６】次に、前記映像信号ＤＡＴＡがハイレベル
で、表示信号（フレーム信号）φfがローレベルの場合
について説明する。ハイレベルの映像信号ＤＡＴＡはイ
ンバータＩＮ２，ＩＮ４，ＩＮ５を介してローレベルと
なり、ｐチャネル トランジスタＴＲ２およびｎチャネ
ル トランジスタＴＲ３のそれぞれゲートに供給される
ため、ｐチャネル トランジスタＴＲ２がオン、ｎチャ
ネル トランジスタＴＲ３がオフとなる。又、ハイレベ
ルの映像信号ＤＡＴＡはインバータＩＮ２，ＩＮ４，Ｉ
Ｎ５，ＩＮ６を介してハイレベルとなり、ｐチャネル
トランジスタＴＲ１およびｎチャネル トランジスタＴ
Ｒ５のそれぞれゲートに供給されるため、ｐチャネル
トランジスタＴＲ１がオフ、ｎチャネル トランジスタ
ＴＲ５がオンとなる。又、ローレベルの表示信号（フレ
ーム信号）φf がｐチャネル トランジスタＴＲ４およ
びｎチャネル トランジスタＴＲ６のそれぞれゲートに
供給されるため、ｐチャネル トランジスタＴＲ４がオ
ン、ｎチャネル トランジスタＴＲ６がオフとなる。ｐ
チャネル トランジスタＴＲ４およびｎチャネルトラン
ジスタＴＲ５がオンすることにより、ｐチャネル トラ
ンジスタＴＲ７はゲートに正電源Ｖccが供給されてオフ
となると共にｎチャネル トランジスタＴＲ８はゲート
に正電源Ｖccが供給されてオンとなる。したがって、ｎ
チャネルトランジスタＴＲ８がオンすることにより、デ
ータラインＤ１には出力用負電源ＶOLが供給される。
で、表示信号（フレーム信号）φfがローレベルの場合
について説明する。ハイレベルの映像信号ＤＡＴＡはイ
ンバータＩＮ２，ＩＮ４，ＩＮ５を介してローレベルと
なり、ｐチャネル トランジスタＴＲ２およびｎチャネ
ル トランジスタＴＲ３のそれぞれゲートに供給される
ため、ｐチャネル トランジスタＴＲ２がオン、ｎチャ
ネル トランジスタＴＲ３がオフとなる。又、ハイレベ
ルの映像信号ＤＡＴＡはインバータＩＮ２，ＩＮ４，Ｉ
Ｎ５，ＩＮ６を介してハイレベルとなり、ｐチャネル
トランジスタＴＲ１およびｎチャネル トランジスタＴ
Ｒ５のそれぞれゲートに供給されるため、ｐチャネル
トランジスタＴＲ１がオフ、ｎチャネル トランジスタ
ＴＲ５がオンとなる。又、ローレベルの表示信号（フレ
ーム信号）φf がｐチャネル トランジスタＴＲ４およ
びｎチャネル トランジスタＴＲ６のそれぞれゲートに
供給されるため、ｐチャネル トランジスタＴＲ４がオ
ン、ｎチャネル トランジスタＴＲ６がオフとなる。ｐ
チャネル トランジスタＴＲ４およびｎチャネルトラン
ジスタＴＲ５がオンすることにより、ｐチャネル トラ
ンジスタＴＲ７はゲートに正電源Ｖccが供給されてオフ
となると共にｎチャネル トランジスタＴＲ８はゲート
に正電源Ｖccが供給されてオンとなる。したがって、ｎ
チャネルトランジスタＴＲ８がオンすることにより、デ
ータラインＤ１には出力用負電源ＶOLが供給される。
【００１７】而して、最初データ用シフトレジスタ６の
出力信号ＤＳＲ１，ＤＳＲ２………によって液晶駆動回
路が選択された時に映像信号ＤＡＴＡをハイレベルと
し、出力用正電源ＶOHおよび出力用負電源ＶOLの電位を
共通電位ＶCOM （接地電位）に設定しておくことによ
り、アクティブマトリクス液晶表示パネルのライン容量
をディスチャージしておき、次に液晶駆動回路が選択さ
れた時に映像信号ＤＡＴＡを書き込むことによって、映
像信号ＤＡＴＡがローレベルのときには共通電位ＶCOM
（接地電位）が維持され、映像信号ＤＡＴＡがハイレベ
ルのときには表示信号（フレーム信号）φf のハイレベ
ルあるいはローレベルによって出力用正電源ＶOHあるい
は出力用負電源ＶOLのいずれかの出力が選択されてデー
タラインＤ１，Ｄ２………に供給され、すべての液晶駆
動回路の書き込みが終了したときに駆動回路一体型のア
クティブマトリクス液晶表示パネルのアンドゲートＡＮ
Ｄをオンすることにより３値出力を得ることができる。
出力信号ＤＳＲ１，ＤＳＲ２………によって液晶駆動回
路が選択された時に映像信号ＤＡＴＡをハイレベルと
し、出力用正電源ＶOHおよび出力用負電源ＶOLの電位を
共通電位ＶCOM （接地電位）に設定しておくことによ
り、アクティブマトリクス液晶表示パネルのライン容量
をディスチャージしておき、次に液晶駆動回路が選択さ
れた時に映像信号ＤＡＴＡを書き込むことによって、映
像信号ＤＡＴＡがローレベルのときには共通電位ＶCOM
（接地電位）が維持され、映像信号ＤＡＴＡがハイレベ
ルのときには表示信号（フレーム信号）φf のハイレベ
ルあるいはローレベルによって出力用正電源ＶOHあるい
は出力用負電源ＶOLのいずれかの出力が選択されてデー
タラインＤ１，Ｄ２………に供給され、すべての液晶駆
動回路の書き込みが終了したときに駆動回路一体型のア
クティブマトリクス液晶表示パネルのアンドゲートＡＮ
Ｄをオンすることにより３値出力を得ることができる。
【００１８】このように、データラインＤ１，Ｄ２……
…の信号に対応して、ゲートラインＧ１，Ｇ２，Ｇ３…
……に水平走査信号を加えて選択された液晶表示パネル
の画素である薄膜トランジスタＴＦＴに信号電荷を伝送
することによって表示ができる。
…の信号に対応して、ゲートラインＧ１，Ｇ２，Ｇ３…
……に水平走査信号を加えて選択された液晶表示パネル
の画素である薄膜トランジスタＴＦＴに信号電荷を伝送
することによって表示ができる。
【００１９】以上のように、出力段での共通電位ＶCOM
（接地電位）用スイッチを排除しているため面積的にも
縮小され、また、回路が簡略化できるという利点があ
る。又、薄膜トランジスタのように、一般に出力インピ
ーダンスの高い素子では、負荷が大きい物では大面積を
必要とするので、本実施例は、駆動回路一体型のアクテ
ィブマトリクス液晶表示パネル等では特に面積的に有利
である。
（接地電位）用スイッチを排除しているため面積的にも
縮小され、また、回路が簡略化できるという利点があ
る。又、薄膜トランジスタのように、一般に出力インピ
ーダンスの高い素子では、負荷が大きい物では大面積を
必要とするので、本実施例は、駆動回路一体型のアクテ
ィブマトリクス液晶表示パネル等では特に面積的に有利
である。
【００２０】
【発明の効果】以上述べたように本発明によれば、従来
のいわゆるサンプルホールド回路の様なダイナミック回
路を用いないで、論理回路よりなるスタテックな回路で
データライン駆動回路を構成することにより、クロスト
ークが少なく、製造条件が緩和されるため、より設計が
容易で、安定な動作を得ることができ、しかも回路を簡
単化して回路面積を縮小できるので、ＯＡ機器等のディ
スプレイに応用できる。
のいわゆるサンプルホールド回路の様なダイナミック回
路を用いないで、論理回路よりなるスタテックな回路で
データライン駆動回路を構成することにより、クロスト
ークが少なく、製造条件が緩和されるため、より設計が
容易で、安定な動作を得ることができ、しかも回路を簡
単化して回路面積を縮小できるので、ＯＡ機器等のディ
スプレイに応用できる。
【図１】本発明の一実施例を示す概略構成説明図であ
る。
る。
【図２】本発明の一実施例を示す回路図である。
【図３】図２のラッチ及びトライステートの一部を示す
回路図である。
回路図である。
【図４】図１の各部の信号の一例を示す波形図である。
【図５】図１の各部の信号の他の例を示す波形図であ
る。
る。
【図６】従来の映像表示装置の一部を示す回路図であ
る。
る。
４…走査用シフトレジスタ、６…データ用シフトレジス
タ、５０…外部回路、ＴＦＴ…薄膜トランジスタ、ＬＣ
…負荷容量、Ｄ１，Ｄ２……データライン、Ｇ１，Ｇ２
……ゲートライン、ＬＡ１０１，ＬＡ１０２……ラッ
チ、ＴＳ１０１，ＴＳ１０２……トライステート、ＴＧ
１０１，ＴＧ１０２………トランスファゲート、Ｉ１０
１〜Ｉ１０６……インバータ、ＡＮＤ…アンドゲート、
ＴＲ１〜ＴＲ６…トランジスタ。
タ、５０…外部回路、ＴＦＴ…薄膜トランジスタ、ＬＣ
…負荷容量、Ｄ１，Ｄ２……データライン、Ｇ１，Ｇ２
……ゲートライン、ＬＡ１０１，ＬＡ１０２……ラッ
チ、ＴＳ１０１，ＴＳ１０２……トライステート、ＴＧ
１０１，ＴＧ１０２………トランスファゲート、Ｉ１０
１〜Ｉ１０６……インバータ、ＡＮＤ…アンドゲート、
ＴＲ１〜ＴＲ６…トランジスタ。
Claims (5)
- 【請求項１】 映像信号を順次取り込んで保持し、各出
力端より所定期間出力する映像信号供給回路と、 所定周期毎に高電圧と低電圧が交互に供給される表示信
号ラインと前記映像信号供給回路の各出力端に接続さ
れ、前記映像信号供給回路から出力される出力信号に制
御されて、表示信号に対応する信号を出力するか、もし
くは共通電位を保持する表示信号出力回路とを具備する
ことを特徴とする液晶駆動回路。 - 【請求項２】 映像信号供給回路および表示信号出力回
路を薄膜トランジスタを用いて構成することを特徴とす
る請求項１記載の液晶駆動回路。 - 【請求項３】 請求項１記載の液晶駆動回路により駆動
される表示駆動素子マトリクス回路部を有することを特
徴とする液晶表示装置。 - 【請求項４】 すべての回路を一枚の基板上に形成する
ことを特徴とする請求項３記載の液晶表示装置。 - 【請求項５】 すべての回路を薄膜トランジスタを用い
て構成することを特徴とする請求項３記載の液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258124A JP2780211B2 (ja) | 1991-10-04 | 1991-10-04 | 液晶駆動回路および液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258124A JP2780211B2 (ja) | 1991-10-04 | 1991-10-04 | 液晶駆動回路および液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05100633A true JPH05100633A (ja) | 1993-04-23 |
| JP2780211B2 JP2780211B2 (ja) | 1998-07-30 |
Family
ID=17315843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3258124A Expired - Fee Related JP2780211B2 (ja) | 1991-10-04 | 1991-10-04 | 液晶駆動回路および液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780211B2 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373295A (ja) * | 1986-09-17 | 1988-04-02 | 三洋電機株式会社 | 画像表示装置 |
| JPS63223788A (ja) * | 1987-03-13 | 1988-09-19 | 日本電気株式会社 | アクテイブマトリツクス表示装置の駆動ｉｃ |
| JPH01147525A (ja) * | 1987-12-04 | 1989-06-09 | Hosiden Electron Co Ltd | 液晶表示パネルの駆動方法 |
| JPH02157814A (ja) * | 1988-12-12 | 1990-06-18 | Hitachi Ltd | 液晶表示装置 |
| JPH03161790A (ja) * | 1989-11-20 | 1991-07-11 | Matsushita Electric Ind Co Ltd | 液晶パネルの駆動方法 |
| JPH03221989A (ja) * | 1990-01-26 | 1991-09-30 | Hitachi Ltd | マトリクス型ディスプレイ装置及びその駆動方法 |
-
1991
- 1991-10-04 JP JP3258124A patent/JP2780211B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373295A (ja) * | 1986-09-17 | 1988-04-02 | 三洋電機株式会社 | 画像表示装置 |
| JPS63223788A (ja) * | 1987-03-13 | 1988-09-19 | 日本電気株式会社 | アクテイブマトリツクス表示装置の駆動ｉｃ |
| JPH01147525A (ja) * | 1987-12-04 | 1989-06-09 | Hosiden Electron Co Ltd | 液晶表示パネルの駆動方法 |
| JPH02157814A (ja) * | 1988-12-12 | 1990-06-18 | Hitachi Ltd | 液晶表示装置 |
| JPH03161790A (ja) * | 1989-11-20 | 1991-07-11 | Matsushita Electric Ind Co Ltd | 液晶パネルの駆動方法 |
| JPH03221989A (ja) * | 1990-01-26 | 1991-09-30 | Hitachi Ltd | マトリクス型ディスプレイ装置及びその駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2780211B2 (ja) | 1998-07-30 |
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