JPS6373295A

JPS6373295A - 画像表示装置

Info

Publication number: JPS6373295A
Application number: JP61219982A
Authority: JP
Inventors: 武貞　肇
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1986-09-17
Filing date: 1986-09-17
Publication date: 1988-04-02
Anticipated expiration: 2010-07-19
Also published as: JPH0766256B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は液晶マトリックスパネル音用いた画像表示装置
に関する。

（ロ）従来の技術第６図は液晶ＴＶ装置に用いられるアクティブマトリッ
クス液晶バネ／Ｉ／を採用した液晶表示装置を示す図で
あり、この様な装置は例えば特開昭５７−４１０７８号
公報に記載されている。

同図において、アクティブマドｙツクス型の液晶バネ／
Ｌ／（１）けＸ方向にｎ列、Ｙ方向にｍ行の画素ｔ”有
ｔ、、ｍＸｎ個のアモルファスンリコン（ａ−ｓｉ）よ
りなるＴＦＴ（薄膜トランジスタ）（ｌａ）及び液晶電
極（ｌｂ）が図示の如くマトリクス状に接続され、各行
（Ｇｌ、Ｇ２、・・・Ｇｍ）及び各列（Ｄｌ、Ｄ２、・
・・Ｄｎ）は夫々、行ドライバ（２）及び列ドライバ（
３）に接続されている。前記行ドライバはｍ段のシフト
レジスタ（２ａ）及び出力回路（２ｂ）により構成され
、前記列ドライバは１段のシフトレジスタ（３ａ）、サ
ンプルホールド回路（３ｂ）及び出力回路（３Ｃ）によ
り構成される。（４）は同期制御回路であり、水平同期
信号（Ｈｐ）及び垂直同期信号（Ｖｐ）に基づいて第１
、第２スタートパルス（ＳＴＩ）（Ｓｒ１）及び瀉１、
第２クロックパルス（ＣＰ　１　）　（ＣＰ　２　）’
？作成ｆル。

第７図は行ドライバの各波形を示す図であり同図（ａ）
は映像１８号を表わし、ｔ３６因の垂直同期１ａ号（Ｖ
ｐ）及び水平同期信’＋（Ｈｐ）がＭ畳されている。図
中、Ｔ１け垂直同期信号区間、Ｔ２は垂直帰線区間、Ｔ
３は映像（ｔ’Ｆ号区間である。

シフトレジスタ（２ａ）Ｋは第７図（ｂ）（ｃ）の垂直
同期信号に同期した第１スタートパルス（ＳＴＩ）及び
水平同期信号に同期した第１クロツクパルス（ＣＰＩ）
が与えられ、各行Ｇｌ、Ｇ２・・・には（ｄ）（ｅ）（
ｆ）に示す如＜　ＩＨ（１水平期間）づつずらされた電
圧波形が印加されろうこの電圧波形により水平帰線区間
において各行のＴＰＴ（ｌａ）を順次ＯＮさせ各画素に
液晶駆動′重圧を一７加する。

一方、列ドライバ（３）の各部波形は第８図に示すよう
になる。列ドライブは各ＩＨ区間において同じ動作をく
ジかえず。第８図（ａ）は７８におけるＩＨ区間全引き
延ばして描い友映像信号である。図中、′ｒ４は水平同
期信号区間及び水平帰線区間、Ｔ５は映像情報の含まれ
る区間である。

シフトレジスタ（３ａ）には第８図（ｂ）（ｃｌに示す
水平同期信号に同期した第２スタートパルス（Ｓｒ１）
及びその周期τ＝　Ｔ　５　／　ｎの周波数の第２タロ
ツクパルス（ＣＰ２）が与えられ、シフ）Ｌ／レジスタ
３ａ）の各段の出力には同図（ｄｉ（ｅ）（ｆ）に示す
ように順次τづつずらされたパルスが出力される。サン
プルホールド回路（３ｂ）の各段は対応する各段の前記
シフトレジスタの出力により制御され、該出力の立下り
により映像信号の電圧値をサンプルし次のサンプル時ま
で（ＩＨＯ間）ホールドする。出力回路（３Ｃ）はサン
プルホールド回路の出力を受けて緩衝増巾し列電極全部
ＵＪする、上述の駆動回路におけるシフトレジスタはデ
ータの伝送はシフトレジスタ一段当り４個のトランジス
タをクロック（り、ダ）Ｋより順次スイッチすることに
より行なわれるため、トランジスタ１段当りの遅延時間
はクロック周期のハ以内としなければ動作しない。即ち
、前記トランジスタには比較的スイッチング速度の速い
ものが必要となるため、液晶パネルｉｌ＋に用いられて
いるａ−５ｉＴＦＴＬ７）様なスイッチング速度の遅い
トランジスタは用いることができなかつ之。

この為、不順出願人は、駆動回路の一部に比較的スイッ
チング速度の遅いトランジスタを用いることのできる画
像表示装置をすてに提案している（特ｍ昭６ｌ−１０８
９６９）。祈る既提案の画像表示装置は鴫４図に示す如
くシフトレジスタを用イナイテ、クロックパルスをカウ
ントして２進カウント値及びその反転出力を導出するカ
ウンタ（５０）（６０）と、このカウンタ出力全デコー
ドしてマトリックスバネ７ｖ（１１の各行及び若しくけ
各列に前記クロックパルスに同期して順次シフトするパ
ルスを発生せしめるデコーダ（５１）（６１）とで；区
切回路を構成し念ものである。

（ハ）発明が解決しようとする間噴点上述の如き既提案の１７を米袋ｒ＋１に於いては、その
デコーダ（５１）（６１）にはカウンタ（５０）（６０
）からの出力として、第５図に示す如く、各ビットの信
号線ａ、ｂのみならず、それ等の反転信号ａ。

百が入力される。即ち、カラン・り１５０）あるいは（
６０）がＮビットカウンタであ、之すら、デコーダ（５
１）への入力として２Ｎ木が必要となり、この２Ｎ本の
信号線がデコーダ（５１）のトランジスタのゲートに結
合されるのである。従って、信号線の増加によりデコー
ダ（５１）回路の構成の複雑化２招いたり、製造歩留り
の低下を米念す惧れがあった。

に）問題点を解決する為の手段本発明の画像表示装置け、前記クロックパルスをカウン
トして２進カウント値を導出するカウンタと、このカウ
ンタ出力をデコードして前記各行及び若しくは各列に、
前記クロックパルスに同期して順次シフトするパルス全
発生せしめるデコーダとをアクティブマトリックスバネ
μ上に並設してなり、該デコーダをカウンタの２進カウ
ント値に応答するｎチャンネル薄膜トランジスタとｎチ
ャンネル薄膜トランジスタとで構成し念ものである０（ホ）作　用本発明の画像表示装置によれば、カウンタの２進カウン
ト値をｐチャンネル並びにｎチャンネルのｌｖ膜トラン
ジスタにてデコードでき、２進カムント値の反転出力を
用いないでよい。従って、デコーダ回路へのカウンタか
らの入力線全半減せしめられる。

（へ）実施例第１図及び第２図に本発明の画像表示装置の駆動回路の
異なる実施例全示す。第１図に於いて、２進カウントの
第１のピッＦａ／ｌｉ第１及び第３の行信８線のｐ型Ｔ
　Ｆ　ＴＩＩＩＧ狐第２及び第４の行信８線のｎ型ＴＦ
Ｔ！２１田０の各ゲートに接続され、第２のビットｂは
第１及び第２の行信号線のｐ型ＴＦＴ（１２１ｔ’Ｅ、
第３及び第４の行線′１＋線の１型ＴＦＴＧＵ　＋４２
の各ゲートに接続されているっ今、カウンターｔ／ｉ２
ビット４出力構成であり、カウンタが０の時その出力は
ａ＝ゝゝ０“、ｂ＝ゝゝ０“。

カウンタが１の時その出力ｆｔ、　ａ　＝ゝゝ１“、ｂ
＝″０／Ｉ。

カウンタが２の時その出力けａ；ゝゝ０／／　、　ｂ＝
　ＳＳ　１１１゜カウンタが３の時その出力はａ＝１’
１”ｌｂ＝ゝゞ１“　お真理値を設定した場合、このデ
コーダ（５１）では１０“に相当する負の電圧１号がｐ
チャシネ１ｖＴＦＴ’ｋＯＮとし、１“に相当する正の
電圧１８号がｎチャンネ／Ｉ／ＴＰＴをＯＦＦとする。

従って、今カウンタが０の時Ｔ　Ｆ　Ｔ（ＩＩ）０２１
（財）３ηがＯＮ、ＴＰＴａｌｌ（２）（４υ（６）が
ＯＦＦとなるので、デコーダ（５１）からの４出力Ｐ１
〜ｐ４の内ＯＮ状態のＴＰＴｔｌｌ）（１カが作用する
第１の出力信号ｔ１のみがＨｉｐｈとなる。従って、ｎ
チャンネ／ｖＴ　Ｆ　Ｔ　（Ｉ４）（＋５）（２４１ｔ
２５］Ｃ１４（至）に）ｆ４５ｉＫよって構成された出
力回路（５２）では、ＴＰＴ（Ｉ４）がＯＮするので、
４ゲ一ト信号（Ｇｌ〜Ｇ４）の内、ｉｌのゲート信号Ｇ
１のみがＨｉｇｈとなる。

次にカウンタｖｉＪ）がＯから１に歩進し九なら、デコ
ーダ（５１）のＴＰＴ州２１）■４ＤがＯＮ、ＴＦＴ（
ｌす３υ（イ）←２がＯＦＦとなり、出力口’ｊｉ’ｙ
２のみがＨｉｇｈ１従ってゲート信号Ｇ２のみがＨｉｇ
ｈとなる。

このようにしてカウンタ閣の歩進に従って、ゲート信Ｊ
ｊ＋Ｇ１〜Ｇ４が噴火Ｈｉｐｈとなり、液晶バネ／１／
を１収納するのである。

又、第２図の実施例に於いて、第１図の実施例と異なる
Ｆｆｒはその出力回路（５２’）にある。即ち該回路（
５２）ｉｐｐチヤンネルＴＴ　Ｆ　Ｔ　；ｊ４１飢Ｃ３
１１１ｔ４４とｎチャンネルＴＦＴｔ１５）２５１（至
）浦と金相補的に接続したものであり、スイッチングの
時以外ｈｐチャンネルＴＰＴかｎチャシネ１ｖＴＦＴか
の何れかのＴＰＴがＯＦＦとなっているので、電流消費
が小きい。

第３図にｐチャンネルＴ　Ｐ　ＴとｎチャンネＩｖＴＦ
Ｔとを同一基板、即ちアクティブマトリクスパネル上に
形成する工程を示す。同図（ａ）Ｋ示す如く、まずアク
ティブマトリクスパネルのガラス基板（Ｓ）上にＴＰＴ
のソース及びドレインＪｔｆとなるＩＴＯ又は金からな
る導電層（１００）を付は所定のパターンにフすトリソ
ゲラフイーによりパターンニングする。次に同図（ｂ）
　Ｋ示すクロ＜、ｎチャンネ／Ｌ’ＴＰＴのソース、ド
レイン極（２００）（２００）とｌるｎｑのアモルファ
スシリコンｋ　付ケバターンニングする。この上にｐチ
ャンネ／Ｌ／ＴＰＴのソース、ドレイン極（３００）（
３００）となるｐ型のアモルファスシリコンを付は先の
ｎ型のアモルファスシリコン（２００）（２００）：６
Ｅｉ存するように同図（ｃｌに示す如く、バターニング
する。

さらに、同図（ｄ）に示す如く、両ＴＰＴの妨作頭戚（
４００）となる１型（真性）のアモルファスシリコンを
付はパターンニングする。同図（ｅ）Ｋ示すクロくこの
上にゲート絶Ｒ模（５）となる５ｉ０２゜Ｓｉ８Ｎ４等
の絶縁膜を付ける。最後に、同図（ｆ）に示す如く、ゲ
ート１！０ｆ（６００）となるアルミニウムの如き導電
層を付はパターンニングする。

以上の説明に於いては、ゲート信８線剣の駆動回路につ
いて木発Ｅ！Ａを実施しておりますが、ドレイン信号線
側の駆動回路に採用し得る事は云うまでもない。

（ト）発明の効果本発明の画像表示装置によれば、デコーダをｐチャンネ
／’　７ｊ！模トランジスタとｎ、チャンネル薄膜トラ
ンジスタとの組合せ回路にて構成しているので、カウン
タかもの２進カウント値を用いてその反転出力を用いな
いで、デコードできる０従って、デコーダ回路へのカウ
ンタからの入力線を半減せしめて、デコーダの構成の簡
略化、並びに歩留の改暮が図れる。

【図面の簡単な説明】

傳１図及び第２図は本発明の画像表示装置の駆動部分の
異なる英施例の回路図、第３図（ａ）乃至げ）は本発明
装置の製造工程順の断面図、第４図は既提案装置のブロ
ック図、第５図は既提案装置の駆動部分回路図、第６図
は従来装置のブロック図、第７図及び第８図は信号波形
図である。（１）・・・マトリクスバネ・ル、（５０）（６０）゛
・・・カウンタ、（５１バ８１）・・・デコーダ、（５
２）（６３）・・・出力回路。

Claims

【特許請求の範囲】

（１）複数個の画素がマトリックス状に配置されたアク
ティブマトリックスパネルの各行及び各列を夫々所定周
波数のクロックパルスにより選択して前記各画素を駆動
してなる画像表示装置において、前記クロックパルスを
カウントして２進カウント値を導出するカウンタと、こ
のカウンタ出力をデコードして前記各行及び若しくは各
列に、前記クロックパルスに同期して順次シフトするパ
ルスを発生せしめるデコーダとを上記アクティブマトリ
ックスパネル上に並設してなり、該デコーダをカウンタ
の２進カウント値に応答するｐチャンネル薄膜トランジ
スタとｎチャンネル薄膜トランジスタとで構成した事を
特徴とする画像表示装置。
（２）上記デコーダの出力回路をｐチャンネル薄膜トラ
ンジスタとｎチャンネル薄膜トランジスタとで構成して
なる特許請求の範囲第１項記載の画像表示装置。