JPH05100848A - 命令プリフエツチ装置 - Google Patents
命令プリフエツチ装置Info
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- JPH05100848A JPH05100848A JP3262462A JP26246291A JPH05100848A JP H05100848 A JPH05100848 A JP H05100848A JP 3262462 A JP3262462 A JP 3262462A JP 26246291 A JP26246291 A JP 26246291A JP H05100848 A JPH05100848 A JP H05100848A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Advance Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】単一バスによるハードウェア構成でも、命令プ
リフェッチ待ち状態によるパイプラインのアイドルサイ
クル状態を削減でき、現在実行中の処理のスループット
を低下する。 【構成】メモリ領域１，２をアクセスするのに必要なサ
イクル数はメモリ領域１，２に対応してウェイトサイク
ル設定レジスタ５，６にあらかじめ設定する。メモリ領
域１，２をアクセスする命令プリフェッチアドレスはプ
リフェッチアドレスレジスタ９に用意され、アドレスバ
ス３に出力される。プリフェッチアドレスがアドレスバ
ス３に出力されると同時にサイクルカウンタ７，８はロ
ードされた設定レジスタ５，６の値のダウンカウントを
開始する。カウントが終了するとフリップフロップ13，
14に一致信号を出力する。フリップフロップ13，14とＡ
ＮＤ回路17，18は排他制御を行い、メモリ領域１，２の
一方をアクセスする出力イネーブル信号15，16を出力す
る。
リフェッチ待ち状態によるパイプラインのアイドルサイ
クル状態を削減でき、現在実行中の処理のスループット
を低下する。 【構成】メモリ領域１，２をアクセスするのに必要なサ
イクル数はメモリ領域１，２に対応してウェイトサイク
ル設定レジスタ５，６にあらかじめ設定する。メモリ領
域１，２をアクセスする命令プリフェッチアドレスはプ
リフェッチアドレスレジスタ９に用意され、アドレスバ
ス３に出力される。プリフェッチアドレスがアドレスバ
ス３に出力されると同時にサイクルカウンタ７，８はロ
ードされた設定レジスタ５，６の値のダウンカウントを
開始する。カウントが終了するとフリップフロップ13，
14に一致信号を出力する。フリップフロップ13，14とＡ
ＮＤ回路17，18は排他制御を行い、メモリ領域１，２の
一方をアクセスする出力イネーブル信号15，16を出力す
る。
Description
【０００１】
【産業上の利用分野】本発明は、異なるメモリ領域で命
令プリフェッチが発生した場合、バスサイクル待ち状態
をできるだけ押さえるために多量でメモリをアクセスす
るプログラムプリフェッチ装置に関するものである。
令プリフェッチが発生した場合、バスサイクル待ち状態
をできるだけ押さえるために多量でメモリをアクセスす
るプログラムプリフェッチ装置に関するものである。
【０００２】
【従来の技術】従来、異なるメモリ、異なる空間に命令
データを配置するシステムでは複数の独立した命令プリ
フェッチユニット、複数のバスを備えて、複数のメモリ
領域に対し並行にアクセスすることにより、命令プリフ
ェッチ待ちによる命令実行待ちを回避するシステムが考
えられている。このようなシステムではハードウェアが
増大し、システム全体が大規模なものとなっている。
データを配置するシステムでは複数の独立した命令プリ
フェッチユニット、複数のバスを備えて、複数のメモリ
領域に対し並行にアクセスすることにより、命令プリフ
ェッチ待ちによる命令実行待ちを回避するシステムが考
えられている。このようなシステムではハードウェアが
増大し、システム全体が大規模なものとなっている。
【０００３】一方、システムの小型化や多機能化、高機
能化あるいは多品種化が進み、ＲＯＭやＲＡＭを内蔵し
たＣＰＵをコアとする従来システムから、外部にメモリ
を配置した大容量メモリを備えたシステムに移行する分
野もあり、命令プリフェッチ待ちによる命令実行待ちを
回避するため、従来のような十分なハードウェアにより
構成することは困難となっていた。そのため、単一バ
ス、単一命令プリフェッチユニットによりハードウェア
資源を押さえてシステムを構成した場合、命令プリフェ
ッチ待ちによるシステムスループットが低下していた。
能化あるいは多品種化が進み、ＲＯＭやＲＡＭを内蔵し
たＣＰＵをコアとする従来システムから、外部にメモリ
を配置した大容量メモリを備えたシステムに移行する分
野もあり、命令プリフェッチ待ちによる命令実行待ちを
回避するため、従来のような十分なハードウェアにより
構成することは困難となっていた。そのため、単一バ
ス、単一命令プリフェッチユニットによりハードウェア
資源を押さえてシステムを構成した場合、命令プリフェ
ッチ待ちによるシステムスループットが低下していた。
【０００４】
【発明が解決しようとする課題】本発明は上記従来の問
題を解決するもので、単一バスによるハードウェア構成
でも、命令プリフェッチ待ち状態によるパイプラインの
アイドルサイクル状態を削減でき、現在実行中の処理の
スループットが低下することをできる限り回避できる命
令プリフェッチ装置を提供することを目的としている。
題を解決するもので、単一バスによるハードウェア構成
でも、命令プリフェッチ待ち状態によるパイプラインの
アイドルサイクル状態を削減でき、現在実行中の処理の
スループットが低下することをできる限り回避できる命
令プリフェッチ装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の命令プリフェッチ装置は、異なるメモリ空
間に対し命令プリフェッチする必要性があったときに、
単一バスを用いて、(1) 多重にアクセスを実行し、プロ
グラムフェッチデータの獲得が同タイミングの場合、常
に決まった方を優先する、(2) 先に発生したメモリ領域
の残りのフェッチサイクルと後で発生したメモリ領域の
フェッチサイクルを比較し、プログラムフェッチデータ
の獲得が同タイミングでないと確認できたときは後のプ
ログラムフェッチを開始する、(3) 多重にアクセスを実
行し、それぞれのメモリ領域に対する任意に設定可能な
プログラムフェッチ動作の優先度を持ち、プログラムフ
ェッチデータの獲得が同タイミングの場合、優先度の高
い方を優先する、のいずれかの手段を用いるものであ
る。
に、本発明の命令プリフェッチ装置は、異なるメモリ空
間に対し命令プリフェッチする必要性があったときに、
単一バスを用いて、(1) 多重にアクセスを実行し、プロ
グラムフェッチデータの獲得が同タイミングの場合、常
に決まった方を優先する、(2) 先に発生したメモリ領域
の残りのフェッチサイクルと後で発生したメモリ領域の
フェッチサイクルを比較し、プログラムフェッチデータ
の獲得が同タイミングでないと確認できたときは後のプ
ログラムフェッチを開始する、(3) 多重にアクセスを実
行し、それぞれのメモリ領域に対する任意に設定可能な
プログラムフェッチ動作の優先度を持ち、プログラムフ
ェッチデータの獲得が同タイミングの場合、優先度の高
い方を優先する、のいずれかの手段を用いるものであ
る。
【０００６】
【作用】この構成により、単一バスを用いたハードウェ
ア構成であっても、効率よく命令プリフェッチ動作を実
行することができ、命令プリフェッチ待ち状態を削減で
きることから、パイプラインのアイドルサイクルを解消
でき、システムのスループットを向上させることができ
る。
ア構成であっても、効率よく命令プリフェッチ動作を実
行することができ、命令プリフェッチ待ち状態を削減で
きることから、パイプラインのアイドルサイクルを解消
でき、システムのスループットを向上させることができ
る。
【０００７】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。図１は本発明のデータの獲得が同タイ
ミングの場合に常に決まった方を優先する命令プリフェ
ッチ装置の構成を示したブロック図、図２は同命令プリ
フェッチ装置のタイミング図である。
ながら説明する。図１は本発明のデータの獲得が同タイ
ミングの場合に常に決まった方を優先する命令プリフェ
ッチ装置の構成を示したブロック図、図２は同命令プリ
フェッチ装置のタイミング図である。
【０００８】図１において、異なるメモリ領域１，２は
同一のアドレスバス３、データバス４に接続されてお
り、このメモリ領域１，２をアクセスするのに必要なサ
イクル数は、メモリ領域１に対応してウェイトサイクル
設定レジスタ５に、メモリ領域２に対応してウェイトサ
イクル設定レジスタ６にあらかじめ設定される。メモリ
領域１，２に対応するウェイトサイクル設定レジスタ
５，６のウェイトサイクルは任意に設定できるが、メモ
リ領域１，２が十分アクセスできる時間でなければなら
ない。
同一のアドレスバス３、データバス４に接続されてお
り、このメモリ領域１，２をアクセスするのに必要なサ
イクル数は、メモリ領域１に対応してウェイトサイクル
設定レジスタ５に、メモリ領域２に対応してウェイトサ
イクル設定レジスタ６にあらかじめ設定される。メモリ
領域１，２に対応するウェイトサイクル設定レジスタ
５，６のウェイトサイクルは任意に設定できるが、メモ
リ領域１，２が十分アクセスできる時間でなければなら
ない。
【０００９】メモリ領域１，２をアクセスする命令プリ
フェッチアドレスはプリフェッチアドレスレジスタ９に
用意され、コントロール部10の制御によりアドレスバス
３に出力される。プリフェッチアドレスがプリフェッチ
アドレスレジスタ９からアドレスバス３に出力されると
同時にメモリ領域１をアクセスしたときはサイクルカウ
ンタ７に、メモリ領域２をアクセスしたときはサイクル
カウンタ８にそれぞれカウント開始信号が出力される。
フェッチアドレスはプリフェッチアドレスレジスタ９に
用意され、コントロール部10の制御によりアドレスバス
３に出力される。プリフェッチアドレスがプリフェッチ
アドレスレジスタ９からアドレスバス３に出力されると
同時にメモリ領域１をアクセスしたときはサイクルカウ
ンタ７に、メモリ領域２をアクセスしたときはサイクル
カウンタ８にそれぞれカウント開始信号が出力される。
【００１０】ウェイトサイクル設定レジスタ５の値はサ
イクルカウンタ７に、ウェイトサイクル設定レジスタ６
の値はサイクルカウンタ８にロードされ、サイクルカウ
ンタ７，８はメモリ領域１，２を支配するシステムクロ
ック（図示せず）に同期してダウンカウントを開始す
る。サイクルカウンタ７のカウント値は零検出回路11に
より“０”と比較され、一致した場合フリップフロップ
13に一致信号が出力され、保持される。同様に、サイク
ルカウンタ８のカウント値は零検出回路12により“０”
と比較され、一致した場合フリップフロップ14に一致信
号が出力され、保持される。
イクルカウンタ７に、ウェイトサイクル設定レジスタ６
の値はサイクルカウンタ８にロードされ、サイクルカウ
ンタ７，８はメモリ領域１，２を支配するシステムクロ
ック（図示せず）に同期してダウンカウントを開始す
る。サイクルカウンタ７のカウント値は零検出回路11に
より“０”と比較され、一致した場合フリップフロップ
13に一致信号が出力され、保持される。同様に、サイク
ルカウンタ８のカウント値は零検出回路12により“０”
と比較され、一致した場合フリップフロップ14に一致信
号が出力され、保持される。
【００１１】フリップフロップ13で保持された信号はメ
モリ領域１に対し出力イネーブル信号15として出力さ
れ、これを受けてメモリ領域１はデータを出力する。一
方、フリップフロップ14で保持された信号は出力イネー
ブル信号15とともにＡＮＤ回路17，18に入力される。Ａ
ＮＤ回路17はフリップフロップ14の出力と出力イネーブ
ル信号15の反転データを入力とし、フリップフロップ14
の出力が“１”で出力イネーブル信号15が“０”のとき
“１”が出力され、メモリ領域２に対する出力イネーブ
ル信号16としてメモリ領域２に出力される。すなわち、
メモリ領域２のみがデータ出力タイミングにあるときは
無条件に出力イネーブル信号16が出力される。
モリ領域１に対し出力イネーブル信号15として出力さ
れ、これを受けてメモリ領域１はデータを出力する。一
方、フリップフロップ14で保持された信号は出力イネー
ブル信号15とともにＡＮＤ回路17，18に入力される。Ａ
ＮＤ回路17はフリップフロップ14の出力と出力イネーブ
ル信号15の反転データを入力とし、フリップフロップ14
の出力が“１”で出力イネーブル信号15が“０”のとき
“１”が出力され、メモリ領域２に対する出力イネーブ
ル信号16としてメモリ領域２に出力される。すなわち、
メモリ領域２のみがデータ出力タイミングにあるときは
無条件に出力イネーブル信号16が出力される。
【００１２】ＡＮＤ回路18はフリップフロップ14の出力
と出力イネーブル信号15を入力とし、フリップフロップ
14の出力が“１”で出力イネーブル信号15が“１”のと
き“１”が出力され、フリップフロップ19で保持される
とともにフリップフロップ14のリセット入力となる。す
なわち、メモリ領域１とメモリ領域２のデータ出力タイ
ミングが同タイミング（零検出回路11，12の一致信号が
同時に出力された場合）であったときは、ＡＮＤ回路18
の出力はメモリ領域２のアクセス禁止を意味している。
と出力イネーブル信号15を入力とし、フリップフロップ
14の出力が“１”で出力イネーブル信号15が“１”のと
き“１”が出力され、フリップフロップ19で保持される
とともにフリップフロップ14のリセット入力となる。す
なわち、メモリ領域１とメモリ領域２のデータ出力タイ
ミングが同タイミング（零検出回路11，12の一致信号が
同時に出力された場合）であったときは、ＡＮＤ回路18
の出力はメモリ領域２のアクセス禁止を意味している。
【００１３】出力イネーブル信号15，16はコントロール
部10に入力されプリフェッチアドレスレジスタ９の更新
や更新したプリフェッチアドレスによるメモリ領域１あ
るいはメモリ領域２に対する次の命令プレフェッチ動作
開始のトリガ信号となる。フリップフロップ19の保持信
号は中断信号20としてコントロール部10に入力されメモ
リ領域２に対して再度命令プリフェッチ動作が開始され
る。
部10に入力されプリフェッチアドレスレジスタ９の更新
や更新したプリフェッチアドレスによるメモリ領域１あ
るいはメモリ領域２に対する次の命令プレフェッチ動作
開始のトリガ信号となる。フリップフロップ19の保持信
号は中断信号20としてコントロール部10に入力されメモ
リ領域２に対して再度命令プリフェッチ動作が開始され
る。
【００１４】図２において、メモリ領域１に対するアド
レス出力（図中の“領域１ＡＢ”）がまず実行されたと
し、次のサイクルでメモリ領域２に対するアドレス出力
（図中の“領域２ＡＢ”）が実行されるとアドレスバス
イネーブル信号（図中の“ＡＢＥ”、図１では図示せ
ず）がそれぞれのタイミングでメモリ領域１，２に対し
て出力される。データの獲得が同タイミングのとき、メ
モリ領域１に対応する出力イネーブル信号（図中の“Ｄ
ＢＥ１”）とメモリ領域２に対応する出力イネーブル信
号（図中の“ＤＢＥ２”）が同タイミングで“１”にな
る。
レス出力（図中の“領域１ＡＢ”）がまず実行されたと
し、次のサイクルでメモリ領域２に対するアドレス出力
（図中の“領域２ＡＢ”）が実行されるとアドレスバス
イネーブル信号（図中の“ＡＢＥ”、図１では図示せ
ず）がそれぞれのタイミングでメモリ領域１，２に対し
て出力される。データの獲得が同タイミングのとき、メ
モリ領域１に対応する出力イネーブル信号（図中の“Ｄ
ＢＥ１”）とメモリ領域２に対応する出力イネーブル信
号（図中の“ＤＢＥ２”）が同タイミングで“１”にな
る。
【００１５】ところがメモリ領域１へのアクセスが優先
されるため、中断信号が出力されメモリ領域２に対応す
る出力イネーブル信号を“０”にする。メモリ領域１に
対応する出力イネーブル信号によりメモリ領域１データ
が出力されるが（図中の“領域１ＤＢ”）、メモリ領域
２に対応する出力イネーブル信号は“０”となるためメ
モリ領域２のデータは出力されない（図中の“領域２Ｄ
Ｂ”）。優先度の高いプログラムやアクセスサイクルの
長いメモリを領域１に配置することにより、効率のよい
命令実行ができ、スループットを向上させることができ
る。
されるため、中断信号が出力されメモリ領域２に対応す
る出力イネーブル信号を“０”にする。メモリ領域１に
対応する出力イネーブル信号によりメモリ領域１データ
が出力されるが（図中の“領域１ＤＢ”）、メモリ領域
２に対応する出力イネーブル信号は“０”となるためメ
モリ領域２のデータは出力されない（図中の“領域２Ｄ
Ｂ”）。優先度の高いプログラムやアクセスサイクルの
長いメモリを領域１に配置することにより、効率のよい
命令実行ができ、スループットを向上させることができ
る。
【００１６】図３は先に発生したメモリ領域の残りのフ
ェッチサイクルと後で発生したメモリ領域のフェッチサ
イクルを比較し、プログラムフェッチデータの獲得が同
タイミングでないと確認できたときは後のプログラムフ
ェッチを開始する命令プリフェッチ装置の構成を示した
ブロック図である。先に発生した命令プリフェッチ動作
のメモリアクセスサイクルが設定されたウェイトサイク
ル設定レジスタ21の値は現時点で残りウェイトサイクル
を示すダウンカウンタで構成されるサイクルカウンタ22
に命令プリフェッチアドレス（図示せず）の発生ととも
にローディングされカウントを開始する。
ェッチサイクルと後で発生したメモリ領域のフェッチサ
イクルを比較し、プログラムフェッチデータの獲得が同
タイミングでないと確認できたときは後のプログラムフ
ェッチを開始する命令プリフェッチ装置の構成を示した
ブロック図である。先に発生した命令プリフェッチ動作
のメモリアクセスサイクルが設定されたウェイトサイク
ル設定レジスタ21の値は現時点で残りウェイトサイクル
を示すダウンカウンタで構成されるサイクルカウンタ22
に命令プリフェッチアドレス（図示せず）の発生ととも
にローディングされカウントを開始する。
【００１７】現在実行中のメモリ領域と異なる領域で命
令プリフェッチが発生した場合、その新たに発生した命
令プリフェッチ領域に対応するウェイトサイクル設定レ
ジスタ23の値と現在のサイクルカウンタ22の値を比較器
24で比較し、（ウェイトサイクル設定レジスタ23の値）
≠（現在のサイクルカウンタ22の値）であればアクセス
許可信号25を出力し、アドレスを出力し命令プリフェッ
チ動作を開始する。バスが単一バスで構成されている場
合、バス競合を容易に押さえることができ、メモリアク
セスの無駄が発生しない。また、（ウェイトサイクル設
定レジスタ23の値）＝（現在のサイクルカウンタ22の
値）であってもアドレス発生を１サイクル遅らせれば、
アクセス可能であり、命令プリフェッチ効率低下は最小
限に押さえられる。
令プリフェッチが発生した場合、その新たに発生した命
令プリフェッチ領域に対応するウェイトサイクル設定レ
ジスタ23の値と現在のサイクルカウンタ22の値を比較器
24で比較し、（ウェイトサイクル設定レジスタ23の値）
≠（現在のサイクルカウンタ22の値）であればアクセス
許可信号25を出力し、アドレスを出力し命令プリフェッ
チ動作を開始する。バスが単一バスで構成されている場
合、バス競合を容易に押さえることができ、メモリアク
セスの無駄が発生しない。また、（ウェイトサイクル設
定レジスタ23の値）＝（現在のサイクルカウンタ22の
値）であってもアドレス発生を１サイクル遅らせれば、
アクセス可能であり、命令プリフェッチ効率低下は最小
限に押さえられる。
【００１８】図４はプログラムフェッチデータの獲得が
同タイミングの場合、優先度の高い方を優先する命令プ
リフェッチ装置の構成を示したブロック図である。メモ
リ領域26とメモリ領域27に対し多重に命令プリフェッチ
動作があり、同時にデータ獲得タイミングが発生した場
合に、メモリ領域26あるいはメモリ領域27のいずれのデ
ータを優先し獲得するかを優先度の度数で指定するメモ
リ領域26に対応する優先度レジスタ28とメモリ領域27に
対応する優先度レジスタ29がデータ設定用アドレスバス
30とデータ設定用データバス31上に配置され、ソフトウ
ェアにより任意に設定できる。
同タイミングの場合、優先度の高い方を優先する命令プ
リフェッチ装置の構成を示したブロック図である。メモ
リ領域26とメモリ領域27に対し多重に命令プリフェッチ
動作があり、同時にデータ獲得タイミングが発生した場
合に、メモリ領域26あるいはメモリ領域27のいずれのデ
ータを優先し獲得するかを優先度の度数で指定するメモ
リ領域26に対応する優先度レジスタ28とメモリ領域27に
対応する優先度レジスタ29がデータ設定用アドレスバス
30とデータ設定用データバス31上に配置され、ソフトウ
ェアにより任意に設定できる。
【００１９】優先度レジスタ28，29の設定値は比較器32
に入力され、大小関係が判断され（メモリ領域26の優先
度）≧（メモリ領域27の優先度）の場合、比較結果信号
33は“１”となり、（メモリ領域26の優先度）＜（メモ
リ領域27の優先度）の場合、“０”となる。比較結果信
号33が“１（メモリ領域26が優先）”でメモリ領域26，
27のデータ獲得タイミングが同時に発生（メモリ領域26
の内部出力イネーブル信号36とメモリ領域27の内部出力
イネーブル信号38が同時に許可状態）している場合また
はメモリ領域26の内部出力イネーブル信号36が単独に発
生している場合、ＡＮＤ・ＯＲ回路34はメモリ領域26に
対する出力イネーブル信号37を発生する。
に入力され、大小関係が判断され（メモリ領域26の優先
度）≧（メモリ領域27の優先度）の場合、比較結果信号
33は“１”となり、（メモリ領域26の優先度）＜（メモ
リ領域27の優先度）の場合、“０”となる。比較結果信
号33が“１（メモリ領域26が優先）”でメモリ領域26，
27のデータ獲得タイミングが同時に発生（メモリ領域26
の内部出力イネーブル信号36とメモリ領域27の内部出力
イネーブル信号38が同時に許可状態）している場合また
はメモリ領域26の内部出力イネーブル信号36が単独に発
生している場合、ＡＮＤ・ＯＲ回路34はメモリ領域26に
対する出力イネーブル信号37を発生する。
【００２０】比較結果信号33が“０（メモリ領域27が優
先）”でメモリ領域26，27のデータ獲得タイミングが同
時に発生（メモリ領域26の内部出力イネーブル信号36と
メモリ領域27の内部出力イネーブル信号38が同時に許可
状態）している場合またはメモリ領域27の内部出力イネ
ーブル信号38が単独に発生している場合、ＡＮＤ・ＯＲ
回路35はメモリ領域27に対する出力イネーブル信号39を
発生する。この構成によりデータ獲得タイミングが同時
に発生した場合、排他処理が可能であり、単一の命令フ
ェッチバスでのシステム構成が可能である。
先）”でメモリ領域26，27のデータ獲得タイミングが同
時に発生（メモリ領域26の内部出力イネーブル信号36と
メモリ領域27の内部出力イネーブル信号38が同時に許可
状態）している場合またはメモリ領域27の内部出力イネ
ーブル信号38が単独に発生している場合、ＡＮＤ・ＯＲ
回路35はメモリ領域27に対する出力イネーブル信号39を
発生する。この構成によりデータ獲得タイミングが同時
に発生した場合、排他処理が可能であり、単一の命令フ
ェッチバスでのシステム構成が可能である。
【００２１】
【発明の効果】以上のように、本発明によれば、異なる
メモリ空間に対し命令プリフェッチする必要性があった
ときに、単一バスによるハードウェア構成でも、多重に
命令フェッチを実行することができ、またバス競合があ
った場合、回避動作を行なえ、バスサイクルを有効に用
いて命令データを獲得することができる。
メモリ空間に対し命令プリフェッチする必要性があった
ときに、単一バスによるハードウェア構成でも、多重に
命令フェッチを実行することができ、またバス競合があ
った場合、回避動作を行なえ、バスサイクルを有効に用
いて命令データを獲得することができる。
【図１】本発明の一実施例のデータの獲得が同タイミン
グの場合に常に決まった方を優先する命令プリフェッチ
装置の構成を示したブロック図である。
グの場合に常に決まった方を優先する命令プリフェッチ
装置の構成を示したブロック図である。
【図２】本発明の一実施例の同命令プリフェッチ装置の
タイミング図である。
タイミング図である。
【図３】本発明の他の実施例の先に発生したメモリ領域
の残りのフェッチサイクルと後で発生したメモリ領域の
フェッチサイクルを比較し、プログラムフェッチデータ
の獲得が同タイミングでないと確認できたときは後のプ
ログラムフェッチを開始する命令プリフェッチ装置の構
成を示したブロック図である。
の残りのフェッチサイクルと後で発生したメモリ領域の
フェッチサイクルを比較し、プログラムフェッチデータ
の獲得が同タイミングでないと確認できたときは後のプ
ログラムフェッチを開始する命令プリフェッチ装置の構
成を示したブロック図である。
【図４】本発明のさらに他の実施例のプログラムフェッ
チデータの獲得が同タイミングの場合、優先度の高い方
を優先する命令プリフェッチ装置の構成を示したブロッ
ク図である。
チデータの獲得が同タイミングの場合、優先度の高い方
を優先する命令プリフェッチ装置の構成を示したブロッ
ク図である。
１，２，26，27 メモリ領域 ３ アドレスバス ４ データバス ５，６，21，23 ウェイトサイクル設定レジスタ ７，８，22 サイクルカウンタ ９ プリフェッチアドレスレジスタ 10 コントロール部 11，12 零検出回路 13，14，19 フリップフロップ 15，16 出力イネーブル信号 20 中断信号 24，32 比較器 25 アクセス許可信号 28，29 優先度レジスタ 30 データ設定用アドレスバス 31 データ設定用データバス 36，38 内部出力イネーブル信号 37，39 出力イネーブル信号
Claims (3)
- 【請求項１】 プログラムフェッチ動作が存在する異な
るメモリ領域に、同一バスを用いてアクセスする手段
と、すでに発生した第１のメモリ領域のプログラムフェ
ッチ中に第２のメモリ領域のプログラムフェッチの必要
性が発生したときに、前記第２のメモリ領域のフェッチ
動作を実行し、あるいはすでに発生した第２のメモリ領
域のプログラムフェッチ中に第１のメモリ領域のプログ
ラムフェッチの必要性が発生したときに、前記第１のメ
モリ領域のフェッチ動作を実行する手段と、第１のメモ
リ領域のプログラムフェッチデータの獲得と第２のメモ
リ領域のプログラムフェッチデータの獲得とが同タイミ
ングの場合、前記第１のメモリ領域のプログラムフェッ
チを優先し、前記第２のメモリ領域のプログラムフェッ
チを無効にする手段を備えた命令プリフェッチ装置。 - 【請求項２】 プログラムフェッチ動作が存在する異な
るメモリ領域に、同一バスを用いてアクセスする手段
と、先に発生した第１のメモリ領域のプログラムフェッ
チ動作開始とともにフェッチサイクルをカウントする手
段と、前記第１のメモリ領域のプログラムフェッチ中に
前記第２のメモリ領域のプログラムフェッチの必要性が
発生したときに、前記第１のメモリ領域のフェッチサイ
クルのカウント数と第２のメモリ領域のフェッチサイク
ルを比較する手段と、第１のメモリ領域のプログラムフ
ェッチデータの獲得と第２のメモリ領域のプログラムフ
ェッチデータの獲得とが同タイミングでないと確認でき
たときは、第２のメモリ領域のプログラムフェッチを開
始する手段を備えた命令プリフェッチ装置。 - 【請求項３】 プログラムフェッチ動作が存在する異な
るメモリ領域に、同一バスを用いてアクセスする手段
と、それぞれのメモリ領域に対しプログラムフェッチ動
作の優先度を任意に設定する手段と、すでに発生した第
１のメモリ領域のプログラムフェッチ中に第２のメモリ
領域のプログラムフェッチの必要性が発生したときに、
前記第２のメモリ領域のフェッチ動作を実行する手段
と、第１のメモリ領域のプログラムフェッチデータの獲
得と第２のメモリ領域のプログラムフェッチデータの獲
得とが同タイミングの場合、前記第１のメモリ領域の優
先度と前記第１のメモリ領域の優先度とを比較し、前記
優先度の高い方のプログラムフェッチを実行する手段を
備えた命令プリフェッチ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262462A JPH05100848A (ja) | 1991-10-11 | 1991-10-11 | 命令プリフエツチ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262462A JPH05100848A (ja) | 1991-10-11 | 1991-10-11 | 命令プリフエツチ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100848A true JPH05100848A (ja) | 1993-04-23 |
Family
ID=17376124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3262462A Pending JPH05100848A (ja) | 1991-10-11 | 1991-10-11 | 命令プリフエツチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100848A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241833A (ja) * | 1985-04-19 | 1986-10-28 | Nec Corp | 命令コ−ドアクセス制御装置 |
| JPS62152043A (ja) * | 1985-12-26 | 1987-07-07 | Nec Corp | 命令コ−ドアクセス制御方式 |
| JPS6426233A (en) * | 1987-07-22 | 1989-01-27 | Hitachi Ltd | Microcomputer |
-
1991
- 1991-10-11 JP JP3262462A patent/JPH05100848A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241833A (ja) * | 1985-04-19 | 1986-10-28 | Nec Corp | 命令コ−ドアクセス制御装置 |
| JPS62152043A (ja) * | 1985-12-26 | 1987-07-07 | Nec Corp | 命令コ−ドアクセス制御方式 |
| JPS6426233A (en) * | 1987-07-22 | 1989-01-27 | Hitachi Ltd | Microcomputer |
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