JPS6240565A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPS6240565A JPS6240565A JP60179916A JP17991685A JPS6240565A JP S6240565 A JPS6240565 A JP S6240565A JP 60179916 A JP60179916 A JP 60179916A JP 17991685 A JP17991685 A JP 17991685A JP S6240565 A JPS6240565 A JP S6240565A
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- JP
- Japan
- Prior art keywords
- memory
- bus
- request
- memory access
- memory bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、独立に動作可能な複数のメモリが同一メモリ
・バスに接続されている計算機システムにおけるメモリ
制御方式に関する。
・バスに接続されている計算機システムにおけるメモリ
制御方式に関する。
独立に動作可能な複数メモリを使用する計算機システム
において、メモリ・アクセス・タイムを短縮する手段と
してメモリ数と同数のメモリ・バスを設ける方法がある
。この場合、メモリが増えた分だけメモリ・バスが増え
、メモリとメモリ・アクセス元間のデータ線が増える。
において、メモリ・アクセス・タイムを短縮する手段と
してメモリ数と同数のメモリ・バスを設ける方法がある
。この場合、メモリが増えた分だけメモリ・バスが増え
、メモリとメモリ・アクセス元間のデータ線が増える。
各メモリの制御装置あるいはメモリ・アクセス元が大規
模集積回路で構成されている場合、各ユニットの入出力
線は制限されており、ユニット間のデータ線は少なくす
ることが望ましい、これの解決法として、独立に動作可
能な複数のメモリを同一メモリ・バスを通してメモリ・
アクセス元と接続する方法がある。
模集積回路で構成されている場合、各ユニットの入出力
線は制限されており、ユニット間のデータ線は少なくす
ることが望ましい、これの解決法として、独立に動作可
能な複数のメモリを同一メモリ・バスを通してメモリ・
アクセス元と接続する方法がある。
従来、この同一メモリ・バスに複数メモリが接続されて
いる場合、１つのメモリ・アクセス動作を実行すると該
当メモリ・アクセス動作を終了するまでメモリ・バスを
占有していた。その結果、アドレス情報及びデータ転送
を同一メモリ・バスを利用して時間を区切って行う場合
、メモリ・リード動作におけるメモリ・バス使用状況は
第２図のようになり、アドレス送出後からリード・デー
タ送出開始までにメモリ・バスに空き時間が生じる。こ
の間、該当メモリは動作中であるが、メモリ・バスに接
続されている他メモリはメモリ・アクセス受付は可能な
場合がある。従来技術においては、例えば特開昭５６−
９６３１１１号公報に示されているように、この空き時
間のメモリ・バス使用について考慮されていなかった。
いる場合、１つのメモリ・アクセス動作を実行すると該
当メモリ・アクセス動作を終了するまでメモリ・バスを
占有していた。その結果、アドレス情報及びデータ転送
を同一メモリ・バスを利用して時間を区切って行う場合
、メモリ・リード動作におけるメモリ・バス使用状況は
第２図のようになり、アドレス送出後からリード・デー
タ送出開始までにメモリ・バスに空き時間が生じる。こ
の間、該当メモリは動作中であるが、メモリ・バスに接
続されている他メモリはメモリ・アクセス受付は可能な
場合がある。従来技術においては、例えば特開昭５６−
９６３１１１号公報に示されているように、この空き時
間のメモリ・バス使用について考慮されていなかった。
本発明の目的は、独立に動作可能な複数のメモリと複数
のメモリ・アクセス元を備えた計算機システムにおいて
、メモリ・バス使用率を向上させ、メモリ・バスを増や
すことなく、各メモリ・アクセス元からのメモリ・アク
セス・タイムを短縮することにある。
のメモリ・アクセス元を備えた計算機システムにおいて
、メモリ・バス使用率を向上させ、メモリ・バスを増や
すことなく、各メモリ・アクセス元からのメモリ・アク
セス・タイムを短縮することにある。
〔発明の概要〕
本発明は、各々独立に動作可能な複数メモリが同一メモ
リ・バスに接続されている計算機システムにおいて、メ
モリ・バスが空いている限りメモリ・アクセス要求を受
付け、メモリ・バスを有効に使用するものである。即ち
、第１図のように、例えばメモリＡに対するリード動作
中、アドレス送出後からリード・データ送出開始までに
メモリ・バスに空き時間が生じるのを利用して、メモリ
Ｂに対するライト・アクセス要求を受付け、アドレス、
ライト・データを送出するものである。
リ・バスに接続されている計算機システムにおいて、メ
モリ・バスが空いている限りメモリ・アクセス要求を受
付け、メモリ・バスを有効に使用するものである。即ち
、第１図のように、例えばメモリＡに対するリード動作
中、アドレス送出後からリード・データ送出開始までに
メモリ・バスに空き時間が生じるのを利用して、メモリ
Ｂに対するライト・アクセス要求を受付け、アドレス、
ライト・データを送出するものである。
第３図は本発明の一実施例のシステム構成図であり、各
々独立に動作可能な２台のメモリ１０゜１１と３台のメ
モリ・アクセス元装置１５，１６゜１７が同一メモリ・
バス２０を介して接続されている実施例が示されている
。メモリ・アクセス元１５はメモリ要求受付は制御部１
４に対し、メモリ要求信号２１及びメモリ・リクエスト
の種別を示すいくつかの補助信号２２によりメモリ・ア
クセス要求を行う。メモリ要求受付は制御部１４は要求
されたメモリが動作中でないか、メモリ・バス２０の使
用時間は重ならないかを判定し、該当メモリが動作中で
なく、かつ、メモリ・バス２０の使用時間が重ならない
と判定した場合、メモリ・アクセス元１５にアクセプト
信号２９を返送し、該当するメモリ、仮にメモリ（Ａ）
１０とすると。
々独立に動作可能な２台のメモリ１０゜１１と３台のメ
モリ・アクセス元装置１５，１６゜１７が同一メモリ・
バス２０を介して接続されている実施例が示されている
。メモリ・アクセス元１５はメモリ要求受付は制御部１
４に対し、メモリ要求信号２１及びメモリ・リクエスト
の種別を示すいくつかの補助信号２２によりメモリ・ア
クセス要求を行う。メモリ要求受付は制御部１４は要求
されたメモリが動作中でないか、メモリ・バス２０の使
用時間は重ならないかを判定し、該当メモリが動作中で
なく、かつ、メモリ・バス２０の使用時間が重ならない
と判定した場合、メモリ・アクセス元１５にアクセプト
信号２９を返送し、該当するメモリ、仮にメモリ（Ａ）
１０とすると。
メモリＡ側制細部１２ヘメモリ起動信号２７を送り、メ
モリ起動指示を行う、メモリ・アクセス元１５はアクセ
プト信号２９を受は取ると、メモリ・バス２０にアドレ
スを送出する。ライト動作の場合はアドレスに続けて次
サイクルでライト・データを送出し、メモリとのインタ
フェースは終結する。リード動作の場合はアドレス送出
後、リード・データ待ちとなる。メモリＡ側制御部１２
はメモリ要求受付は制御部１４からの起動指示に基づい
て動作する。ライト動作の場合、メモリ・バス２０から
アドレスとライト・データを順次取り込み、メモリ（Ａ
）１０の該当するアドレスにデータを書き込む。リード
動作の場合、メモリ・バス２０からアドレスを取り込み
、メモリ（Ａ）１０にアドレスを送り、読み出したデー
タを一定時間後にメモリ・バス２０へ送出する。メモリ
・アクセス元１６．１７とメモリ要求受付は制御部１４
、及びメモリ要求受付は制御部１４とメモリＢ側制御部
１３の動作についても同様である。
モリ起動指示を行う、メモリ・アクセス元１５はアクセ
プト信号２９を受は取ると、メモリ・バス２０にアドレ
スを送出する。ライト動作の場合はアドレスに続けて次
サイクルでライト・データを送出し、メモリとのインタ
フェースは終結する。リード動作の場合はアドレス送出
後、リード・データ待ちとなる。メモリＡ側制御部１２
はメモリ要求受付は制御部１４からの起動指示に基づい
て動作する。ライト動作の場合、メモリ・バス２０から
アドレスとライト・データを順次取り込み、メモリ（Ａ
）１０の該当するアドレスにデータを書き込む。リード
動作の場合、メモリ・バス２０からアドレスを取り込み
、メモリ（Ａ）１０にアドレスを送り、読み出したデー
タを一定時間後にメモリ・バス２０へ送出する。メモリ
・アクセス元１６．１７とメモリ要求受付は制御部１４
、及びメモリ要求受付は制御部１４とメモリＢ側制御部
１３の動作についても同様である。
次にメモリ要求受付は制御部１４の動作について説明す
る。メモリ側制御部（ＭＣ） １２．１３の動作時間
とメモリ・バス（ＭＢ）２０の使用時間の関係はメモリ
・アクセス動作の種類によって一義的に定まる。例えば
第４図のようになる。第４図はメモリ・バス幅がｎバイ
トの時の一例である。従って、メモリ要求受付は制御部
１４では、メモリ対応に起動してアクセス動作を覚える
フラグ及び該当アクセス動作がどのステージを実行して
いるかを示すカウンタを設けることにより、メモリ・バ
ス２０の使用時刻及びメモリ側制御部１２．１３の動作
時刻が分かる。これにより、メモリ・アクセス元１５，
１６．１７からのメモリ・アクセス要求を受付けるかど
うかを判定できる。
る。メモリ側制御部（ＭＣ） １２．１３の動作時間
とメモリ・バス（ＭＢ）２０の使用時間の関係はメモリ
・アクセス動作の種類によって一義的に定まる。例えば
第４図のようになる。第４図はメモリ・バス幅がｎバイ
トの時の一例である。従って、メモリ要求受付は制御部
１４では、メモリ対応に起動してアクセス動作を覚える
フラグ及び該当アクセス動作がどのステージを実行して
いるかを示すカウンタを設けることにより、メモリ・バ
ス２０の使用時刻及びメモリ側制御部１２．１３の動作
時刻が分かる。これにより、メモリ・アクセス元１５，
１６．１７からのメモリ・アクセス要求を受付けるかど
うかを判定できる。
第３図のシステム構成例において、メモリ・バス（ＭＢ
）２０とメモリ側制御部（ＭＣ）１２゜１３の使用時間
の関係が第４図の如くであるとして、第５図のようにメ
モリ・アクセス要求が発生したとする。なお、各メモリ
・アクセス元１５゜１６．１７の受付は優先順位はａ
＞ ｂ ＞ ｃとする。
）２０とメモリ側制御部（ＭＣ）１２゜１３の使用時間
の関係が第４図の如くであるとして、第５図のようにメ
モリ・アクセス要求が発生したとする。なお、各メモリ
・アクセス元１５゜１６．１７の受付は優先順位はａ
＞ ｂ ＞ ｃとする。
メモリ要求受付は制御部１４は、時刻ｔ。でメモリ・ア
クセス元（ａ）１５からメモリ（Ａ）１０へのｎバイト
・リード要求（ｎＲ要求）５０を受付け、メモリＡ側制
御部１２を起動する。これにより、メモリＡ側制御部１
２はビジーとなり（Ｍ ＣＡ ｂｕｓｙ）、１０−１．
の期間にメモリ・アクセス元（ａ）１５からメモリ（Ａ
）１０へのアドレス（ａＡアドレス）がメモリ・バス（
ＭＢ）２０に送出され、１．−１８の期間にメモリ（Ａ
）１０からメモリ・アクセス元（ａ）１５へのリード・
データ（ａＡリード・データ）がメモリ・バス２０に送
出される。
クセス元（ａ）１５からメモリ（Ａ）１０へのｎバイト
・リード要求（ｎＲ要求）５０を受付け、メモリＡ側制
御部１２を起動する。これにより、メモリＡ側制御部１
２はビジーとなり（Ｍ ＣＡ ｂｕｓｙ）、１０−１．
の期間にメモリ・アクセス元（ａ）１５からメモリ（Ａ
）１０へのアドレス（ａＡアドレス）がメモリ・バス（
ＭＢ）２０に送出され、１．−１８の期間にメモリ（Ａ
）１０からメモリ・アクセス元（ａ）１５へのリード・
データ（ａＡリード・データ）がメモリ・バス２０に送
出される。
時刻ｔ２では、メモリ・アクセス元（ｂ）１６からメモ
リ（Ｂ）１１への２ｎバイト・ライト要求（２ｎＷ要求
）５１及びメモリ・アクセス元（ｃ）１７からメモリ（
Ｂ）１１へのｎバイト・ライト要求（ｎＷ要求）５２が
出ている。この時、メモリ・バス２０の使用時間を調べ
ると、第４図より２ｎバイト・ライト動作は１４−１．
５の期間でメモリアクセス元（ａ）１５のｎバイト・リ
ード動作と重なるため、メモリ要求受付は制御部１４は
メモリ・アクセス元（ｂ）１６からの２ｎＷ要求５１を
受付けない。メモリ・アクセス元（ｃ）１７はメモリ・
アクセス元（ｂ）１６より優先順位は低いが、メモリ・
アクセス元（ａ）１．５のｎバイト・リード動作と重な
らないので、メモリ要求受付は制御部１４はアクセス元
（ｃ）１７からメモリ（Ｂ）１１へのｎＷ要求５２を受
付け、メモリＢ側制御部１３を起動する。これにより、
メモリＢ側制御部１３はビジーとなり（ＭＣＢｂｕｓｙ
）、ｊｚ−ｔ３ｐ ｔｚ ｔ、の期間にメモリ・ア
クセス元（ｃ）１７からメモリ（Ｂ）１１へのアドレス
（ｃＢアドレス）、ライト・データ（ｃＢライト・デー
タ）がメモリ・バス（ＭＢ）２０に送出される。
リ（Ｂ）１１への２ｎバイト・ライト要求（２ｎＷ要求
）５１及びメモリ・アクセス元（ｃ）１７からメモリ（
Ｂ）１１へのｎバイト・ライト要求（ｎＷ要求）５２が
出ている。この時、メモリ・バス２０の使用時間を調べ
ると、第４図より２ｎバイト・ライト動作は１４−１．
５の期間でメモリアクセス元（ａ）１５のｎバイト・リ
ード動作と重なるため、メモリ要求受付は制御部１４は
メモリ・アクセス元（ｂ）１６からの２ｎＷ要求５１を
受付けない。メモリ・アクセス元（ｃ）１７はメモリ・
アクセス元（ｂ）１６より優先順位は低いが、メモリ・
アクセス元（ａ）１．５のｎバイト・リード動作と重な
らないので、メモリ要求受付は制御部１４はアクセス元
（ｃ）１７からメモリ（Ｂ）１１へのｎＷ要求５２を受
付け、メモリＢ側制御部１３を起動する。これにより、
メモリＢ側制御部１３はビジーとなり（ＭＣＢｂｕｓｙ
）、ｊｚ−ｔ３ｐ ｔｚ ｔ、の期間にメモリ・ア
クセス元（ｃ）１７からメモリ（Ｂ）１１へのアドレス
（ｃＢアドレス）、ライト・データ（ｃＢライト・デー
タ）がメモリ・バス（ＭＢ）２０に送出される。
第６図はメモリ要求受付は制御部１４の詳細図である。
メモリ要求受付は制御部１４内にはメモリ側制御部（Ｍ
Ｃ）１２．１３対応にＭＣＡ制御部６０とＭＣＢ制御部
６１がある。例えば、メモリ・アクセス元（ａ）１５か
らのメモリ要求信号２１及びメモリ要求補助信号２２は
ＭＣＡ制御部６０内のり５クエスト・タイプ判定部６２
へ送られる。リクエスト・タイプ判定部６２では要求さ
れたメモリ・アクセスの種類を判定し、該当アクセス動
作のブリ・ビジー信号６７を参照し、ブリ・ビジーでな
いと判定したメモリ・アクセス要求はタイプ別リクエス
ト線６９により、優先判定部６３へ送られる。優先判定
部６３ではメモリ・アクセス元間の優先判定を行い、受
付けたメモリ・アクセス元に対してアクセプト信号を送
る。例えば、メモリ・アクセス元（ａ）１５を受付けた
場合、信号ＩＰＩ７０が論理和回路７１で論理和され、
アクセプト信号２９となってメモリ・アクセス元（ａ）
１５へ送られる。優先判定部６３はアクセプト信号返送
と同時にメモリＡ側制御部１２に対して起動指示を行い
、ステージ・カウンタ６４を起動し。
Ｃ）１２．１３対応にＭＣＡ制御部６０とＭＣＢ制御部
６１がある。例えば、メモリ・アクセス元（ａ）１５か
らのメモリ要求信号２１及びメモリ要求補助信号２２は
ＭＣＡ制御部６０内のり５クエスト・タイプ判定部６２
へ送られる。リクエスト・タイプ判定部６２では要求さ
れたメモリ・アクセスの種類を判定し、該当アクセス動
作のブリ・ビジー信号６７を参照し、ブリ・ビジーでな
いと判定したメモリ・アクセス要求はタイプ別リクエス
ト線６９により、優先判定部６３へ送られる。優先判定
部６３ではメモリ・アクセス元間の優先判定を行い、受
付けたメモリ・アクセス元に対してアクセプト信号を送
る。例えば、メモリ・アクセス元（ａ）１５を受付けた
場合、信号ＩＰＩ７０が論理和回路７１で論理和され、
アクセプト信号２９となってメモリ・アクセス元（ａ）
１５へ送られる。優先判定部６３はアクセプト信号返送
と同時にメモリＡ側制御部１２に対して起動指示を行い
、ステージ・カウンタ６４を起動し。
ＭＣＡビジー・フラグ６５をセットし、受付はリクエス
ト種類表示フラグ７３をセットする。ステージ・カウン
タ６４はアクセス動作の種類によってカウントする値が
異なる。ステージ・カウンタ６４と受付はリクエスト種
類表示フラグ７３の値に応じて、バス・ビジー作成部７
４からメモリ（Ａ）１０のメモリ・バス使用時刻を信号
線７２によりＭＣＢ制御部６１へ知らせる。ブリ・ビジ
ー信号６７は該当メモリが使用可であり、かつ、メモリ
・バス使用が重ならないことを示す信号で。
ト種類表示フラグ７３をセットする。ステージ・カウン
タ６４はアクセス動作の種類によってカウントする値が
異なる。ステージ・カウンタ６４と受付はリクエスト種
類表示フラグ７３の値に応じて、バス・ビジー作成部７
４からメモリ（Ａ）１０のメモリ・バス使用時刻を信号
線７２によりＭＣＢ制御部６１へ知らせる。ブリ・ビジ
ー信号６７は該当メモリが使用可であり、かつ、メモリ
・バス使用が重ならないことを示す信号で。
ＭＣＡビジー・フラグ６５及びＭＣＢ制御部６１からメ
モリ（Ｂ）１１のメモリ・バス使用時刻を知らせる信号
線６８を論理和ゲート６６で論理和して作成される。Ｍ
ＣＡビジー・フラグ６５はステージ・カウンタ６４の値
によりリセットされる。
モリ（Ｂ）１１のメモリ・バス使用時刻を知らせる信号
線６８を論理和ゲート６６で論理和して作成される。Ｍ
ＣＡビジー・フラグ６５はステージ・カウンタ６４の値
によりリセットされる。
ＭＣＢ制御部６１はメモリ（Ｂ）１１に関してＭＣＡ制
御部と同様の処理を行う。
御部と同様の処理を行う。
以上のように、本発明によれば、独立に動作可能な複数
メモリと複数のメモリ・アクセス元を備えたシステムに
おいて、メモリ・バス使用率を向上させ、メモリ・バス
を増やすことなく、各メモリ・アクセス元からのメモリ
・アクセス・タイムを短縮することができる０例えば、
第３図のシステムにおいて、異なる２つのメモリに同数
のリード・アクセス要求とライト・アクセス要求が発生
した場合、すべてのライト・アクセス動作はリード・ア
クセス実行中に行われ、メモリ・バスをメモリ対応に２
本設けた場合と同等のメモリ・アクセス・タイムでメモ
リ・アクセスを行うことができる。
メモリと複数のメモリ・アクセス元を備えたシステムに
おいて、メモリ・バス使用率を向上させ、メモリ・バス
を増やすことなく、各メモリ・アクセス元からのメモリ
・アクセス・タイムを短縮することができる０例えば、
第３図のシステムにおいて、異なる２つのメモリに同数
のリード・アクセス要求とライト・アクセス要求が発生
した場合、すべてのライト・アクセス動作はリード・ア
クセス実行中に行われ、メモリ・バスをメモリ対応に２
本設けた場合と同等のメモリ・アクセス・タイムでメモ
リ・アクセスを行うことができる。
第１図は本発明による基本概念を説明する図、第２図は
従来方式を説明する図、第３図は本発明の一実施例のシ
ステム構成図、第４図はアクセス動作とメモリ・バス使
用時間及びメモリ側制御部のビジーの関係を示すタイミ
ング図、第５図はメモリ要求とメモリ・バス使用の一例
を示すタイミング図、第６図は第３図におけるメモリ要
求受付は制御部の詳細図である。 １０．１１・・・メモリ、 １２．１３・・・メモ
リ側制御部、 １４・・・メモリ要求受付は制御部、
１５．１６．１７・・・メモリ・アクセス元装置、２０
・・・メモリ・バス、 ２１，２３．２５・・・メ
モリ要求信号、 ２２，２４，２６・・・メモリ要求補
助信号、 ２７．２８・・・メモリ起動信号。 ２９．３０，３１・・・アクセプト信号。 ６２・・・リクエスト・タイプ判定部、６３・・・優先
判定部、 ６４・・・ステージカラン、り、６５・・
・ビジーフラグ、 ７３・・・受付はリクエスト種類
表示フラグ、 ７４・・・バス・ビジー作成部。 アクセス１ウイ芦
従来方式を説明する図、第３図は本発明の一実施例のシ
ステム構成図、第４図はアクセス動作とメモリ・バス使
用時間及びメモリ側制御部のビジーの関係を示すタイミ
ング図、第５図はメモリ要求とメモリ・バス使用の一例
を示すタイミング図、第６図は第３図におけるメモリ要
求受付は制御部の詳細図である。 １０．１１・・・メモリ、 １２．１３・・・メモ
リ側制御部、 １４・・・メモリ要求受付は制御部、
１５．１６．１７・・・メモリ・アクセス元装置、２０
・・・メモリ・バス、 ２１，２３．２５・・・メ
モリ要求信号、 ２２，２４，２６・・・メモリ要求補
助信号、 ２７．２８・・・メモリ起動信号。 ２９．３０，３１・・・アクセプト信号。 ６２・・・リクエスト・タイプ判定部、６３・・・優先
判定部、 ６４・・・ステージカラン、り、６５・・
・ビジーフラグ、 ７３・・・受付はリクエスト種類
表示フラグ、 ７４・・・バス・ビジー作成部。 アクセス１ウイ芦
Claims (1)
- （１）各々独立に動作可能な複数のメモリが同一メモリ
・バスに接続され、メモリ・アクセス受付け制御部によ
りメモリ・アクセス元のメモリ・アクセス要求を受付け
、前記メモリ・バスの使用を制御するシステムにおいて
、前記メモリ・アクセス受付け制御部に、受付けたメモ
リ・アクセス動作でメモリ・バスが使用される時間を予
測する手段を設け、メモリ・アクセス元がメモリ・アク
セス要求した時、該当メモリが動作中でなく、且つ、す
でに受付けたメモリ・アクセス動作と該当メモリ・アク
セス要求によるメモリ・アクセス動作でメモリ・バスの
使用時間が重ならない場合、該当メモリ・アクセス要求
を受付けることを特徴とするメモリ制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179916A JPS6240565A (ja) | 1985-08-15 | 1985-08-15 | メモリ制御方式 |
| US07/736,749 USRE34282E (en) | 1985-08-15 | 1991-07-26 | Memory control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179916A JPS6240565A (ja) | 1985-08-15 | 1985-08-15 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240565A true JPS6240565A (ja) | 1987-02-21 |
Family
ID=16074158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179916A Pending JPS6240565A (ja) | 1985-08-15 | 1985-08-15 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240565A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002530731A (ja) * | 1998-11-16 | 2002-09-17 | インフィネオン・テクノロジーズ・アーゲー | 異常メモリアクセスまたは異なる時間のメモリアクセス実行の際のデータバス上のデータ衝突を検出するための方法および装置 |
| WO2005101219A1 (ja) * | 2004-04-13 | 2005-10-27 | Matsushita Electric Industrial Co., Ltd. | メモリコントローラ及び半導体装置 |
| JP2008501194A (ja) * | 2004-05-28 | 2008-01-17 | マイクロン テクノロジー，インコーポレイテッド | ハブベースのメモリシステムにおける書込みコマンドを終了させる方法とシステム |
| JP2021509745A (ja) * | 2017-12-28 | 2021-04-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 同じチャネルで不均一なレイテンシを有するメモリタイプのための応答のサポート |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57108952A (en) * | 1980-12-25 | 1982-07-07 | Fujitsu Ltd | Busy control system |
| JPS61239341A (ja) * | 1985-04-16 | 1986-10-24 | Fujitsu Ltd | メモリビジ−チエツク方式 |
-
1985
- 1985-08-15 JP JP60179916A patent/JPS6240565A/ja active Pending
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| JP2010157270A (ja) * | 2004-05-28 | 2010-07-15 | Micron Technology Inc | ハブベースのシステムメモリにおける書込みコマンドを終了させる方法とシステム |
| JP2021509745A (ja) * | 2017-12-28 | 2021-04-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 同じチャネルで不均一なレイテンシを有するメモリタイプのための応答のサポート |
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