JPH05101636A - メモリカード - Google Patents
メモリカードInfo
- Publication number
- JPH05101636A JPH05101636A JP3257903A JP25790391A JPH05101636A JP H05101636 A JPH05101636 A JP H05101636A JP 3257903 A JP3257903 A JP 3257903A JP 25790391 A JP25790391 A JP 25790391A JP H05101636 A JPH05101636 A JP H05101636A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- battery
- data
- power supply
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 45
- 230000014759 maintenance of location Effects 0.000 claims abstract description 8
- 230000003068 static effect Effects 0.000 claims abstract 2
- 230000000694 effects Effects 0.000 abstract 1
- 238000013500 data storage Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Credit Cards Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【構成】電池等でのデータ保持が必要なメモリ（例え
ば、スタティックＲＡＭ）と、電池等でのデータ保持が
不用なメモリ（例えばマスクＲＯＭ）が混在しているメ
モリカードにおいて、各々のメモリにつながっている電
源を別々にし、電池でのデータ保持状態においては、電
池でのデータ保持が必要なメモリのコントロールライン
は、非アクティブ状態とし、電池でのデータ保持が必要
ないメモリのコントロールラインはローレベルまたはハ
イインピーダンス状態にする。 【効果】電池のデータ保持の時、電池でのデータ保持を
必要としないメモリには、電池電圧が供給されないた
め、電池寿命が長くなる。
ば、スタティックＲＡＭ）と、電池等でのデータ保持が
不用なメモリ（例えばマスクＲＯＭ）が混在しているメ
モリカードにおいて、各々のメモリにつながっている電
源を別々にし、電池でのデータ保持状態においては、電
池でのデータ保持が必要なメモリのコントロールライン
は、非アクティブ状態とし、電池でのデータ保持が必要
ないメモリのコントロールラインはローレベルまたはハ
イインピーダンス状態にする。 【効果】電池のデータ保持の時、電池でのデータ保持を
必要としないメモリには、電池電圧が供給されないた
め、電池寿命が長くなる。
Description
【０００１】
【産業上の利用分野】本発明は、電池等でデータ保持を
必要とするメモリと、電池等でデータ保持が不用なメモ
リ（不揮発性メモリ）を混在しているメモリカードに関
する。
必要とするメモリと、電池等でデータ保持が不用なメモ
リ（不揮発性メモリ）を混在しているメモリカードに関
する。
【０００２】
【従来の技術】従来の、メモリが混在したメモリカード
は図２に示すものである。図２の従来技術のメモリカー
ドでは、電池等でデータ保持が不用なメモリ10Ｊである
が、コントロールライン10Ｄが、データ保持が必要なメ
モリ10Ｈと共用になっている。
は図２に示すものである。図２の従来技術のメモリカー
ドでは、電池等でデータ保持が不用なメモリ10Ｊである
が、コントロールライン10Ｄが、データ保持が必要なメ
モリ10Ｈと共用になっている。
【０００３】
【発明が解決しようとする課題】上記従来技術では、コ
ントロールラインが共用となっているため、本来電池電
圧でのデータ保持が不用なメモリにも、電池からの電源
を供給していた。このため、電池寿命電池寿命が短くな
るという問題があった。本発明は、上記の課題を解決す
べくなされたもので、その目的とするところは、コント
ロールラインを別々に分け、それにより、各メモリに供
給している電源ラインは別系統にすることにより、電池
寿命を長くすることを目的としたものである。
ントロールラインが共用となっているため、本来電池電
圧でのデータ保持が不用なメモリにも、電池からの電源
を供給していた。このため、電池寿命電池寿命が短くな
るという問題があった。本発明は、上記の課題を解決す
べくなされたもので、その目的とするところは、コント
ロールラインを別々に分け、それにより、各メモリに供
給している電源ラインは別系統にすることにより、電池
寿命を長くすることを目的としたものである。
【０００４】
【課題を解決するための手段】本発明のメモリカード
は、電池でのデータ保持の必要なメモリと必要のないメ
モリのコントロールラインを分けたことを特徴とする。
は、電池でのデータ保持の必要なメモリと必要のないメ
モリのコントロールラインを分けたことを特徴とする。
【０００５】
【実施例】図１は、本発明の実施例を示すメモリカード
の回路ブロック図である。図１において、アドレスライ
ン10ａ、カードイネーブル（ＣＥ）10ｂ、アウトプット
イネーブル（ＯＥ）10ｄは、論理回路10Ｇにつながって
いる。また、論理回路には、電源電圧（Ｖｃｃ）10ｅの
電圧を検出する信号10Ｆもつながっている。電源電圧の
検出は、抵抗分割により行われ、電源電圧が分割された
値が10Ｆとなっている。論理回路10Ｇでは、電源電圧の
検出信号により、電源電圧に所定の電圧が印可されてい
るか、または電池のバックアップ状態への切り替えかを
判断している。それにともない、アドレスライン10ａ、
ＣＥ10ｂ、ＯＥ10ｄの信号をメモリ側10Ｈと10Ｊに出力
するか、データ保持モードにするか切り替えている。ア
ドレスライン10ａは、電源電圧が動作電圧より下がる
と、メモリ側アドレスライン10Ａをハイインピーダンス
状態とする。このメモリ側アドレスライン10Ａは、ロー
インピーダンス状態（例えば、ＶOL）であってもよい。
ＣＥ信号10ｂは、デコーダ回路により、メモリ10Ｈと10
Ｊ各々のチップセレクト（ＣＳ）信号にデコードされ
る。デコードされた信号は、電源電圧検出信号により、
電源電圧が動作電圧より下がるとデータ保持が必要なメ
モリ10ＨのＣＳ信号10Ｂをハイ状態（ＶOH）とする。一
方データ保持が必要ないメモリ10ＪのＣＳ信号10BBをロ
ーレベル状態とする。ＯＥ信号10ｄも上記と同様に、メ
モリ10ＨのＯＥ信号10ＤをＶOH状態に、メモリ10ＪのＯ
Ｅ信号10DDをローレベル状態とする。
の回路ブロック図である。図１において、アドレスライ
ン10ａ、カードイネーブル（ＣＥ）10ｂ、アウトプット
イネーブル（ＯＥ）10ｄは、論理回路10Ｇにつながって
いる。また、論理回路には、電源電圧（Ｖｃｃ）10ｅの
電圧を検出する信号10Ｆもつながっている。電源電圧の
検出は、抵抗分割により行われ、電源電圧が分割された
値が10Ｆとなっている。論理回路10Ｇでは、電源電圧の
検出信号により、電源電圧に所定の電圧が印可されてい
るか、または電池のバックアップ状態への切り替えかを
判断している。それにともない、アドレスライン10ａ、
ＣＥ10ｂ、ＯＥ10ｄの信号をメモリ側10Ｈと10Ｊに出力
するか、データ保持モードにするか切り替えている。ア
ドレスライン10ａは、電源電圧が動作電圧より下がる
と、メモリ側アドレスライン10Ａをハイインピーダンス
状態とする。このメモリ側アドレスライン10Ａは、ロー
インピーダンス状態（例えば、ＶOL）であってもよい。
ＣＥ信号10ｂは、デコーダ回路により、メモリ10Ｈと10
Ｊ各々のチップセレクト（ＣＳ）信号にデコードされ
る。デコードされた信号は、電源電圧検出信号により、
電源電圧が動作電圧より下がるとデータ保持が必要なメ
モリ10ＨのＣＳ信号10Ｂをハイ状態（ＶOH）とする。一
方データ保持が必要ないメモリ10ＪのＣＳ信号10BBをロ
ーレベル状態とする。ＯＥ信号10ｄも上記と同様に、メ
モリ10ＨのＯＥ信号10ＤをＶOH状態に、メモリ10ＪのＯ
Ｅ信号10DDをローレベル状態とする。
【０００６】論理回路10Ｇ，メモリ10Ｈと10Ｊの電源
は、カードからの入力となる電源10ｅに、メモリ10Ｊが
つながっている。一方、電源10ｅと電池は、お互いにダ
イオードの向きあわせにより、カード内部の電源10Ｅを
つくっている。この内部の電源10Ｅに、論路回路10Ｇと
メモリ10Ｈがつながっている。
は、カードからの入力となる電源10ｅに、メモリ10Ｊが
つながっている。一方、電源10ｅと電池は、お互いにダ
イオードの向きあわせにより、カード内部の電源10Ｅを
つくっている。この内部の電源10Ｅに、論路回路10Ｇと
メモリ10Ｈがつながっている。
【０００７】尚、メモリ10ＪのＣＳ信号10BBとＯＥ信号
10DDはローレベル状態でなくハイインピーダンス状態で
あってもよい。ハイインピーダンス状態とするためには
ＣＳ信号10BBとＯＥ信号10DDを発生するそれぞれのアン
ドゲートを変更しメモリ側アドレスライン10Ａをハイイ
ンピーダンス状態するのと同様な制御をおこなえば可能
である。ここで注意しなければならないのはメモリ10Ｊ
の電源は、電源10ｅにつながっているため、電源が切断
され電池バックアップ状態になったときはメモリ10Ｊの
電源のＶＣＣ側は浮くため、メモリ10Ｊの入力端子はロ
ーレベル状態またはハイインピーダンス状態でなければ
ならない。これはハイレベル状態であるとメモリ10Ｊの
電源のＶＣＣ側は浮いているにもかかわらず入力端子か
ら電源供給されてしまう可能性があるためである。
10DDはローレベル状態でなくハイインピーダンス状態で
あってもよい。ハイインピーダンス状態とするためには
ＣＳ信号10BBとＯＥ信号10DDを発生するそれぞれのアン
ドゲートを変更しメモリ側アドレスライン10Ａをハイイ
ンピーダンス状態するのと同様な制御をおこなえば可能
である。ここで注意しなければならないのはメモリ10Ｊ
の電源は、電源10ｅにつながっているため、電源が切断
され電池バックアップ状態になったときはメモリ10Ｊの
電源のＶＣＣ側は浮くため、メモリ10Ｊの入力端子はロ
ーレベル状態またはハイインピーダンス状態でなければ
ならない。これはハイレベル状態であるとメモリ10Ｊの
電源のＶＣＣ側は浮いているにもかかわらず入力端子か
ら電源供給されてしまう可能性があるためである。
【０００８】
【発明の効果】以上の様に、電池のデータ保持の必要な
メモリと、必要のないメモリのコントロール信号を分け
ることにより、そのメモリの電源を分けることが出来
る。これにより、電池のデータ保持の時、電池でのデー
タ保持を必要としないメモリには、電池電圧が供給され
ないため、電池寿命が長くなる。
メモリと、必要のないメモリのコントロール信号を分け
ることにより、そのメモリの電源を分けることが出来
る。これにより、電池のデータ保持の時、電池でのデー
タ保持を必要としないメモリには、電池電圧が供給され
ないため、電池寿命が長くなる。
【図１】本発明の実施例を示すメモリカードブロック
図。
図。
【図２】従来のメモリカードブロック図。
10ａ カード側アドレスライン 10Ａ メモリ側アドレスライン 10ｂ カードイネーブル信号 10Ｂ メモリのチップセレクト信号 10BB メモリのチップセレクト信号 10ｄ カードのアウトプットイネーブル信号 10Ｄ メモリのアウトプットイネーブル信号 10DD メモリのアウトプットイネーブル信号 10Ｆ 電源電圧検出信号 10Ｇ 論理回路 10Ｈ データ保持の必要なメモリ 10Ｊ データ保持の必要ないメモリ 10ｅ 電源 10Ｅ メモリカード内の電源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｋ 19/07
Claims (2)
- 【請求項１】 電池等でのデータ保持が必要なメモリ
（例えば、スタティックＲＡＭ）と、電池等でのデータ
保持が不用なメモリ（例えばマスクＲＯＭ）が混在して
いるメモリカードにおいて、各々のメモリにつながって
いる電源を別々にすることを特徴とするメモリカード。 - 【請求項２】 請求項１記載のメモリカードにおいて、
電池でのデータ保持状態においては、電池でのデータ保
持が必要なメモリのコントロールラインは、非アクティ
ブ状態となり、電池でのデータ保持が必要ないメモリの
コントロールラインはローレベルまたはハイインピーダ
ンス状態にすることを特徴とするメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03257903A JP3092247B2 (ja) | 1991-10-04 | 1991-10-04 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03257903A JP3092247B2 (ja) | 1991-10-04 | 1991-10-04 | メモリカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05101636A true JPH05101636A (ja) | 1993-04-23 |
| JP3092247B2 JP3092247B2 (ja) | 2000-09-25 |
Family
ID=17312793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03257903A Expired - Fee Related JP3092247B2 (ja) | 1991-10-04 | 1991-10-04 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092247B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012060097A1 (ja) * | 2010-11-02 | 2012-05-10 | 日本電気株式会社 | メモリモジュールおよびメモリシステム |
-
1991
- 1991-10-04 JP JP03257903A patent/JP3092247B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012060097A1 (ja) * | 2010-11-02 | 2012-05-10 | 日本電気株式会社 | メモリモジュールおよびメモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3092247B2 (ja) | 2000-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5640349A (en) | Flash memory system | |
| KR0144818B1 (ko) | 낸드형 플래쉬메모리 아이씨카드 | |
| US7577035B2 (en) | Apparatus and method for improving write/read endurance of non-volatile memory | |
| KR100914265B1 (ko) | 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및그것의 읽기 방법 | |
| US6888733B2 (en) | Multiple chip system including a plurality of non-volatile semiconductor memory devices | |
| US6931498B2 (en) | Status register architecture for flexible read-while-write device | |
| KR100305033B1 (ko) | 블럭 아키텍츄어 옵션 회로를 구비하는 불휘발성 반도체 메모리 장치 | |
| JPH05101636A (ja) | メモリカード | |
| JP2710890B2 (ja) | メモリ指定制御装置 | |
| JP2006185530A (ja) | 不揮発性半導体メモリ装置 | |
| JPH11296430A (ja) | 記憶装置およびフラッシュメモリ | |
| US5343030A (en) | IC card having flash erase means | |
| US5452256A (en) | Integrated circuit card having improved power efficiency | |
| JPH104568A (ja) | 簡易交換装置のデータ保存回路 | |
| JP2588911B2 (ja) | メモリカード回路 | |
| EP0784325A1 (en) | Flash memory system | |
| JP2513421B2 (ja) | 記憶装置 | |
| JPH0728712A (ja) | 記憶装置 | |
| JPH01112456A (ja) | メモリカード回路 | |
| JP2900551B2 (ja) | 携帯形半導体記憶装置 | |
| JPH05314789A (ja) | 冗長アドレス記憶回路 | |
| US6427199B1 (en) | Method and apparatus for efficiently transferring data between peripherals in a selective call radio | |
| KR0155283B1 (ko) | 메모리 백업회로 | |
| JPH03276382A (ja) | 携帯形半導体記憶装置用端末機 | |
| JPH06342399A (ja) | フラッシュメモリ書き込み方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080728 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |