JPH05314789A - 冗長アドレス記憶回路 - Google Patents
冗長アドレス記憶回路Info
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- JPH05314789A JPH05314789A JP4121819A JP12181992A JPH05314789A JP H05314789 A JPH05314789 A JP H05314789A JP 4121819 A JP4121819 A JP 4121819A JP 12181992 A JP12181992 A JP 12181992A JP H05314789 A JPH05314789 A JP H05314789A
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- transistor
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Abstract
(57)【要約】
【目的】消費電力の低減化を図ると共に、電源マージン
を大きくとることができるようにする。 【構成】ＥＰＲＯＭセル・トランジスタ２３の電流駆動
能力をＥＰＲＯＭセル・トランジスタ２４よりも若干大
きくすると共に、ＥＰＲＯＭセル・トランジスタ２３に
対する書込み回路を設け、冗長アドレスの１ビットとし
て「Ｌ」を記憶させる場合には、ＥＰＲＯＭセル・トラ
ンジスタ２３に対して書込みを行わず、冗長アドレスの
１ビットとして「Ｈ」を記憶させる場合にのみ、ＥＰＲ
ＯＭセル・トランジスタ２３に対して書込みを行う。
を大きくとることができるようにする。 【構成】ＥＰＲＯＭセル・トランジスタ２３の電流駆動
能力をＥＰＲＯＭセル・トランジスタ２４よりも若干大
きくすると共に、ＥＰＲＯＭセル・トランジスタ２３に
対する書込み回路を設け、冗長アドレスの１ビットとし
て「Ｌ」を記憶させる場合には、ＥＰＲＯＭセル・トラ
ンジスタ２３に対して書込みを行わず、冗長アドレスの
１ビットとして「Ｈ」を記憶させる場合にのみ、ＥＰＲ
ＯＭセル・トランジスタ２３に対して書込みを行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置において
冗長アドレスを記憶させるために使用される冗長アドレ
ス記憶回路に関する。
冗長アドレスを記憶させるために使用される冗長アドレ
ス記憶回路に関する。
【０００２】
【従来の技術】従来、半導体記憶装置として、図６にそ
の要部を示すようなものが知られている。図中、１は主
たるメモリセルが配列されてなるメインメモリ部、２は
冗長用のスペアセルが配列されてなるスペアメモリ部で
ある。
の要部を示すようなものが知られている。図中、１は主
たるメモリセルが配列されてなるメインメモリ部、２は
冗長用のスペアセルが配列されてなるスペアメモリ部で
ある。
【０００３】また、３1〜３nは冗長アドレスを記憶する
冗長アドレス記憶回路、４は制御信号に基づいて冗長ア
ドレス記憶回路３1〜３nに対する書込みを制御する書込
制御回路である。
冗長アドレス記憶回路、４は制御信号に基づいて冗長ア
ドレス記憶回路３1〜３nに対する書込みを制御する書込
制御回路である。
【０００４】また、５1〜５nは外部から供給されたアド
レスと冗長アドレス記憶回路３1〜３nに記憶された冗長
アドレスとを比較するアドレス比較回路、６はアドレス
比較回路５1〜５nの出力に基づいて外部から供給された
アドレスと冗長アドレス記憶回路３1〜３nに記憶されて
いる冗長アドレスとの一致を検出する一致検出回路であ
る。
レスと冗長アドレス記憶回路３1〜３nに記憶された冗長
アドレスとを比較するアドレス比較回路、６はアドレス
比較回路５1〜５nの出力に基づいて外部から供給された
アドレスと冗長アドレス記憶回路３1〜３nに記憶されて
いる冗長アドレスとの一致を検出する一致検出回路であ
る。
【０００５】なお、一致検出回路６において外部から供
給されたアドレスと冗長アドレス記憶回路３1〜３nに記
憶されている冗長アドレスとの一致が検出された場合に
はメインメモリ部１が選択され、外部から供給されたア
ドレスと冗長アドレス記憶回路３1〜３nに記憶されてい
る冗長アドレスとの一致が検出された場合にはスペアメ
モリ部２が選択される。
給されたアドレスと冗長アドレス記憶回路３1〜３nに記
憶されている冗長アドレスとの一致が検出された場合に
はメインメモリ部１が選択され、外部から供給されたア
ドレスと冗長アドレス記憶回路３1〜３nに記憶されてい
る冗長アドレスとの一致が検出された場合にはスペアメ
モリ部２が選択される。
【０００６】また、７は一致検出回路６が外部から供給
されたアドレスと冗長アドレス記憶回路３1〜３nに記憶
されている冗長アドレスとの一致を検出しない場合には
メインメモリ部１の出力を選択し、一致検出回路６が外
部から供給されたアドレスと冗長アドレス記憶回路３1
〜３nに記憶されている冗長アドレスとの一致を検出し
た場合にはスペアメモリ部２の出力を選択するデータ選
択回路である。
されたアドレスと冗長アドレス記憶回路３1〜３nに記憶
されている冗長アドレスとの一致を検出しない場合には
メインメモリ部１の出力を選択し、一致検出回路６が外
部から供給されたアドレスと冗長アドレス記憶回路３1
〜３nに記憶されている冗長アドレスとの一致を検出し
た場合にはスペアメモリ部２の出力を選択するデータ選
択回路である。
【０００７】ここに、冗長アドレス記憶回路３1〜３nは
同一の回路構成とされており、例えば、冗長アドレス記
憶回路３1を代表して示すと、図７に示すように構成さ
れている。
同一の回路構成とされており、例えば、冗長アドレス記
憶回路３1を代表して示すと、図７に示すように構成さ
れている。
【０００８】図中、８〜１１は電源電圧ＶＣＣ、例え
ば、５［Ｖ］を供給する電源線、１２はＥＰＲＯＭ（er
asable and programmable read only memory）セル・ト
ランジスタ、１３〜１５はｐＭＯＳトランジスタ、１６
はｎＭＯＳトランジスタ、１７は出力端子である。
ば、５［Ｖ］を供給する電源線、１２はＥＰＲＯＭ（er
asable and programmable read only memory）セル・ト
ランジスタ、１３〜１５はｐＭＯＳトランジスタ、１６
はｎＭＯＳトランジスタ、１７は出力端子である。
【０００９】かかる冗長アドレス記憶回路３1において
は、冗長アドレスの１ビットとして「Ｈ」を記憶させる
場合、ＥＰＲＯＭセル・トランジスタ１２に対して書込
みを行わないようにする。このようにする場合には、Ｅ
ＰＲＯＭセル・トランジスタ１２＝ＯＮ、ノード１８＝
「Ｌ」となり、出力信号として「Ｈ」を得ることができ
る。
は、冗長アドレスの１ビットとして「Ｈ」を記憶させる
場合、ＥＰＲＯＭセル・トランジスタ１２に対して書込
みを行わないようにする。このようにする場合には、Ｅ
ＰＲＯＭセル・トランジスタ１２＝ＯＮ、ノード１８＝
「Ｌ」となり、出力信号として「Ｈ」を得ることができ
る。
【００１０】これに対して、冗長アドレスの１ビットと
して「Ｌ」を記憶させる場合には、ＥＰＲＯＭセル・ト
ランジスタ１２に対して書込みを行うようにする。この
ようにする場合、ＥＰＲＯＭセル・トランジスタ１２＝
ＯＦＦ、ノード１８＝「Ｈ」となり、出力信号として
「Ｌ」を得ることができる。
して「Ｌ」を記憶させる場合には、ＥＰＲＯＭセル・ト
ランジスタ１２に対して書込みを行うようにする。この
ようにする場合、ＥＰＲＯＭセル・トランジスタ１２＝
ＯＦＦ、ノード１８＝「Ｈ」となり、出力信号として
「Ｌ」を得ることができる。
【００１１】
【発明が解決しようとする課題】しかし、かかる冗長ア
ドレス記憶回路３1においては、ＥＰＲＯＭセル・トラ
ンジスタ１２に対して書込みが行われていない場合、電
源線９からｐＭＯＳトランジスタ１３及びＥＰＲＯＭセ
ル・トランジスタ１２を介して接地に電流が定常的に流
れてしまい、無駄な電力を消費してしまうという問題点
があった。
ドレス記憶回路３1においては、ＥＰＲＯＭセル・トラ
ンジスタ１２に対して書込みが行われていない場合、電
源線９からｐＭＯＳトランジスタ１３及びＥＰＲＯＭセ
ル・トランジスタ１２を介して接地に電流が定常的に流
れてしまい、無駄な電力を消費してしまうという問題点
があった。
【００１２】また、ＥＰＲＯＭセル・トランジスタ１２
に対して書込みを行った場合においても、この書込みが
浅い場合には、マージンの範囲内の電源電圧の変動であ
っても、ＥＰＲＯＭセル・トランジスタ１２に電流が流
れ、誤動作が生じてしまう場合があり、このため、電源
マージンを大きくとることができないという問題点があ
った。
に対して書込みを行った場合においても、この書込みが
浅い場合には、マージンの範囲内の電源電圧の変動であ
っても、ＥＰＲＯＭセル・トランジスタ１２に電流が流
れ、誤動作が生じてしまう場合があり、このため、電源
マージンを大きくとることができないという問題点があ
った。
【００１３】本発明は、かかる点に鑑み、消費電力の低
減化を図ると共に、電源マージンを大きくとることがで
きるようにした冗長アドレス記憶回路を提供することを
目的とする。
減化を図ると共に、電源マージンを大きくとることがで
きるようにした冗長アドレス記憶回路を提供することを
目的とする。
【００１４】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、１９、２０は電源線、２１、２２はｐ
ＭＯＳトランジスタ、２３、２４は不揮発性メモリ・セ
ル・トランジスタ、例えば、ＥＰＲＯＭセル・トランジ
スタ、２５はインバータ、２６は出力端子である。
図であり、図中、１９、２０は電源線、２１、２２はｐ
ＭＯＳトランジスタ、２３、２４は不揮発性メモリ・セ
ル・トランジスタ、例えば、ＥＰＲＯＭセル・トランジ
スタ、２５はインバータ、２６は出力端子である。
【００１５】即ち、本発明による冗長アドレス記憶回路
は、駆動トランジスタを不揮発性メモリ・セル・トラン
ジスタ、例えば、ＥＰＲＯＭセル・トランジスタ２３、
２４で構成し、負荷トランジスタをｐＭＯＳトランジス
タ２１、２２で構成してなるフリップフロップ２７を記
憶回路として構成するというものである。
は、駆動トランジスタを不揮発性メモリ・セル・トラン
ジスタ、例えば、ＥＰＲＯＭセル・トランジスタ２３、
２４で構成し、負荷トランジスタをｐＭＯＳトランジス
タ２１、２２で構成してなるフリップフロップ２７を記
憶回路として構成するというものである。
【００１６】なお、不揮発性メモリ・セル・トランジス
タとしては、ＥＰＲＯＭセル・トランジスタの他、ＥＥ
ＰＲＯＭ（electrically erasable and programmable r
eadonly memory）セル・トランジスタや、フラッシュ・
メモリ・セル・トランジスタを使用することができる。
タとしては、ＥＰＲＯＭセル・トランジスタの他、ＥＥ
ＰＲＯＭ（electrically erasable and programmable r
eadonly memory）セル・トランジスタや、フラッシュ・
メモリ・セル・トランジスタを使用することができる。
【００１７】
【作用】本発明においては、冗長アドレスの１ビットと
して「Ｌ」を記憶させる場合には、ＥＰＲＯＭセル・ト
ランジスタ２３に対しては書込みを行わず、ＥＰＲＯＭ
セル・トランジスタ２４に対して書込みを行うようにす
る。
して「Ｌ」を記憶させる場合には、ＥＰＲＯＭセル・ト
ランジスタ２３に対しては書込みを行わず、ＥＰＲＯＭ
セル・トランジスタ２４に対して書込みを行うようにす
る。
【００１８】このようにする場合、ＥＰＲＯＭセル・ト
ランジスタ２３＝ＯＮ、ＥＰＲＯＭセル・トランジスタ
２４＝ＯＦＦ、ｐＭＯＳトランジスタ２１＝ＯＦＦ、ｐ
ＭＯＳトランジスタ２２＝ＯＮ、ノード２８＝「Ｈ」と
なり、出力信号として「Ｌ」を得ることができる。
ランジスタ２３＝ＯＮ、ＥＰＲＯＭセル・トランジスタ
２４＝ＯＦＦ、ｐＭＯＳトランジスタ２１＝ＯＦＦ、ｐ
ＭＯＳトランジスタ２２＝ＯＮ、ノード２８＝「Ｈ」と
なり、出力信号として「Ｌ」を得ることができる。
【００１９】これに対して、冗長アドレスの１ビットと
して「Ｈ」を記憶させる場合には、ＥＰＲＯＭセル・ト
ランジスタ２３に対して書込みを行い、ＥＰＲＯＭセル
・トランジスタ２４に対しては書込みを行わないように
する。
して「Ｈ」を記憶させる場合には、ＥＰＲＯＭセル・ト
ランジスタ２３に対して書込みを行い、ＥＰＲＯＭセル
・トランジスタ２４に対しては書込みを行わないように
する。
【００２０】このようにする場合、ＥＰＲＯＭセル・ト
ランジスタ２３＝ＯＦＦ、ＥＰＲＯＭセル・トランジス
タ２４＝ＯＮ、ｐＭＯＳトランジスタ２１＝ＯＮ、ｐＭ
ＯＳトランジスタ２２＝ＯＦＦ、ノード２８＝「Ｌ」と
なり、出力信号として「Ｈ」を得ることができる。
ランジスタ２３＝ＯＦＦ、ＥＰＲＯＭセル・トランジス
タ２４＝ＯＮ、ｐＭＯＳトランジスタ２１＝ＯＮ、ｐＭ
ＯＳトランジスタ２２＝ＯＦＦ、ノード２８＝「Ｌ」と
なり、出力信号として「Ｈ」を得ることができる。
【００２１】かかる本発明においては、上述のように、
読出し時、ＥＰＲＯＭセル・トランジスタ２３＝ＯＦ
Ｆ、ｐＭＯＳトランジスタ２２＝ＯＦＦ、又は、ＥＰＲ
ＯＭセル・トランジスタ２４＝ＯＦＦ、ｐＭＯＳトラン
ジスタ２１＝ＯＦＦとなる。
読出し時、ＥＰＲＯＭセル・トランジスタ２３＝ＯＦ
Ｆ、ｐＭＯＳトランジスタ２２＝ＯＦＦ、又は、ＥＰＲ
ＯＭセル・トランジスタ２４＝ＯＦＦ、ｐＭＯＳトラン
ジスタ２１＝ＯＦＦとなる。
【００２２】この結果、電源線１９からｐＭＯＳトラン
ジスタ２１及びＥＰＲＯＭセル・トランジスタ２３を介
して接地に電流が定常的に流れることがなく、また、電
源線２０からｐＭＯＳトランジスタ２２及びＥＰＲＯＭ
セル・トランジスタ２３を介して接地に電流が定常的に
流れることもない。したがって、無駄な電力消費を避
け、消費電力の低減化を図ることができる。
ジスタ２１及びＥＰＲＯＭセル・トランジスタ２３を介
して接地に電流が定常的に流れることがなく、また、電
源線２０からｐＭＯＳトランジスタ２２及びＥＰＲＯＭ
セル・トランジスタ２３を介して接地に電流が定常的に
流れることもない。したがって、無駄な電力消費を避
け、消費電力の低減化を図ることができる。
【００２３】また、本発明においては、電源電圧が変動
した場合であっても、ＯＦＦしているＥＰＲＯＭセル・
トランジスタ及びｐＭＯＳトランジスタのゲート電圧
は、影響を受けず、接地電圧のままとされるので、これ
らＯＦＦしているＥＰＲＯＭセル・トランジスタ及びｐ
ＭＯＳトランジスタがＯＮとなることはなく、記憶状態
に変化は生じない。したがって、電源マージンを大きく
とることができる。
した場合であっても、ＯＦＦしているＥＰＲＯＭセル・
トランジスタ及びｐＭＯＳトランジスタのゲート電圧
は、影響を受けず、接地電圧のままとされるので、これ
らＯＦＦしているＥＰＲＯＭセル・トランジスタ及びｐ
ＭＯＳトランジスタがＯＮとなることはなく、記憶状態
に変化は生じない。したがって、電源マージンを大きく
とることができる。
【００２４】なお、ＥＰＲＯＭセル・トランジスタ２３
のチャネル幅をＥＰＲＯＭセル・トランジスタ２４のサ
イズよりも大きくし、ＥＰＲＯＭセル・トランジスタ２
３の電流駆動能力をＥＰＲＯＭセル・トランジスタ２４
の電流駆動能力よりも大きくするように構成することが
できる。
のチャネル幅をＥＰＲＯＭセル・トランジスタ２４のサ
イズよりも大きくし、ＥＰＲＯＭセル・トランジスタ２
３の電流駆動能力をＥＰＲＯＭセル・トランジスタ２４
の電流駆動能力よりも大きくするように構成することが
できる。
【００２５】このようにする場合には、冗長アドレスの
１ビットとして「Ｌ」を記憶させる場合、ＥＰＲＯＭセ
ル・トランジスタ２４に対する書込みを行わなくとも、
電源投入時、ＥＰＲＯＭセル・トランジスタ２４よりも
ＥＰＲＯＭセル・トランジスタ２３に大きな電流が流
れ、ＥＰＲＯＭセル・トランジスタ２３が先に弱いＯＮ
状態となる。
１ビットとして「Ｌ」を記憶させる場合、ＥＰＲＯＭセ
ル・トランジスタ２４に対する書込みを行わなくとも、
電源投入時、ＥＰＲＯＭセル・トランジスタ２４よりも
ＥＰＲＯＭセル・トランジスタ２３に大きな電流が流
れ、ＥＰＲＯＭセル・トランジスタ２３が先に弱いＯＮ
状態となる。
【００２６】この結果、その後、ｐＭＯＳトランジスタ
２２＝ＯＮ、ｐＭＯＳトランジスタ２１＝ＯＦＦ、ＥＰ
ＲＯＭセル・トランジスタ２３＝ＯＮ、ＥＰＲＯＭセル
・トランジスタ２４＝ＯＦＦの状態で安定する。
２２＝ＯＮ、ｐＭＯＳトランジスタ２１＝ＯＦＦ、ＥＰ
ＲＯＭセル・トランジスタ２３＝ＯＮ、ＥＰＲＯＭセル
・トランジスタ２４＝ＯＦＦの状態で安定する。
【００２７】したがって、このようにする場合には、冗
長アドレスの１ビットとして「Ｈ」を記憶させる場合に
のみ、即ち、ＥＰＲＯＭセル・トランジスタ２３＝ＯＦ
Ｆ、ＥＰＲＯＭセル・トランジスタ２４＝ＯＮとする場
合にのみ、ＥＰＲＯＭセル・トランジスタ２３に対する
書込みを行えば足りるので、ＥＰＲＯＭセル・トランジ
スタ２３に対する書込み回路を構成すれば足りる。
長アドレスの１ビットとして「Ｈ」を記憶させる場合に
のみ、即ち、ＥＰＲＯＭセル・トランジスタ２３＝ＯＦ
Ｆ、ＥＰＲＯＭセル・トランジスタ２４＝ＯＮとする場
合にのみ、ＥＰＲＯＭセル・トランジスタ２３に対する
書込みを行えば足りるので、ＥＰＲＯＭセル・トランジ
スタ２３に対する書込み回路を構成すれば足りる。
【００２８】また、図２に示すように、ＥＰＲＯＭセル
・トランジスタ２４の代わりに、ＥＰＲＯＭセル・トラ
ンジスタ２３よりも電流駆動能力の小さいｎＭＯＳトラ
ンジスタ２９を設けてなるフリップフロップ３０を記憶
回路とするように構成することもできる。
・トランジスタ２４の代わりに、ＥＰＲＯＭセル・トラ
ンジスタ２３よりも電流駆動能力の小さいｎＭＯＳトラ
ンジスタ２９を設けてなるフリップフロップ３０を記憶
回路とするように構成することもできる。
【００２９】このようにする場合には、冗長アドレスの
１ビットとして「Ｌ」を記憶させる場合、電源投入時、
ｎＭＯＳトランジスタ２９よりもＥＰＲＯＭセル・トラ
ンジスタ２３に大きな電流が流れ、ＥＰＲＯＭセル・ト
ランジスタ２３が先に弱いＯＮ状態となる。
１ビットとして「Ｌ」を記憶させる場合、電源投入時、
ｎＭＯＳトランジスタ２９よりもＥＰＲＯＭセル・トラ
ンジスタ２３に大きな電流が流れ、ＥＰＲＯＭセル・ト
ランジスタ２３が先に弱いＯＮ状態となる。
【００３０】この結果、その後、ｐＭＯＳトランジスタ
２２＝ＯＮ、ｐＭＯＳトランジスタ２１＝ＯＦＦ、ＥＰ
ＲＯＭセル・トランジスタ２３＝ＯＮ、ｎＭＯＳトラン
ジスタ２９＝ＯＦＦの状態で安定する。
２２＝ＯＮ、ｐＭＯＳトランジスタ２１＝ＯＦＦ、ＥＰ
ＲＯＭセル・トランジスタ２３＝ＯＮ、ｎＭＯＳトラン
ジスタ２９＝ＯＦＦの状態で安定する。
【００３１】したがって、このようにする場合には、冗
長アドレスの１ビットとして「Ｈ」を記憶させる場合に
のみ、即ち、ＥＰＲＯＭセル・トランジスタ２３＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ２９＝ＯＮとする場合にの
み、ＥＰＲＯＭセル・トランジスタ２３に対する書込み
を行えば足りる。
長アドレスの１ビットとして「Ｈ」を記憶させる場合に
のみ、即ち、ＥＰＲＯＭセル・トランジスタ２３＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ２９＝ＯＮとする場合にの
み、ＥＰＲＯＭセル・トランジスタ２３に対する書込み
を行えば足りる。
【００３２】
【実施例】図３は、本発明の一実施例を示す回路図であ
り、図中、３１〜３３は電源電圧ＶＣＣを供給する電源
線、３４、３５はＥＰＲＯＭセル・トランジスタ、３６
〜４０はｐＭＯＳトランジスタ、４１〜４３はｎＭＯＳ
トランジスタ、４４、４５はインバータ、４６は出力端
子である。
り、図中、３１〜３３は電源電圧ＶＣＣを供給する電源
線、３４、３５はＥＰＲＯＭセル・トランジスタ、３６
〜４０はｐＭＯＳトランジスタ、４１〜４３はｎＭＯＳ
トランジスタ、４４、４５はインバータ、４６は出力端
子である。
【００３３】なお、ＥＰＲＯＭセル・トランジスタ３４
のチャネル幅は、ＥＰＲＯＭセル・トランジスタ３５の
チャネル幅よりも若干大きくされ、ＥＰＲＯＭセル・ト
ランジスタ３４の電流駆動能力は、ＥＰＲＯＭセル・ト
ランジスタ３５の電流駆動能力よりも若干大きくされて
いる。
のチャネル幅は、ＥＰＲＯＭセル・トランジスタ３５の
チャネル幅よりも若干大きくされ、ＥＰＲＯＭセル・ト
ランジスタ３４の電流駆動能力は、ＥＰＲＯＭセル・ト
ランジスタ３５の電流駆動能力よりも若干大きくされて
いる。
【００３４】また、ＳＡ、ＳＢ、ＳＣ、ＳＤは制御信
号、４７、４８、４９、５０はそれぞれ制御回路（図示
せず）からの制御信号ＳＡ、ＳＢ、ＳＣ、ＳＤが入力さ
れる制御信号入力端子である。
号、４７、４８、４９、５０はそれぞれ制御回路（図示
せず）からの制御信号ＳＡ、ＳＢ、ＳＣ、ＳＤが入力さ
れる制御信号入力端子である。
【００３５】ここに、書込み時には、ＳＡ＝高電圧（例
えば、１２［Ｖ］）、ＳＢ＝高電圧（例えば、１２
［Ｖ］）、ＳＣ＝「Ｈ」、ＳＤ＝「Ｈ」とされ、読出し
時には、制御信号入力端子４７、４８＝ハイインピーダ
ンス（フローティング）、ＳＣ＝「Ｈ」、ＳＤ＝「Ｌ」
とされる。なお、制御信号ＳＣは、電源投入時において
は、一旦、「Ｌ」にされ、その後、「Ｈ」とされる。
えば、１２［Ｖ］）、ＳＢ＝高電圧（例えば、１２
［Ｖ］）、ＳＣ＝「Ｈ」、ＳＤ＝「Ｈ」とされ、読出し
時には、制御信号入力端子４７、４８＝ハイインピーダ
ンス（フローティング）、ＳＣ＝「Ｈ」、ＳＤ＝「Ｌ」
とされる。なお、制御信号ＳＣは、電源投入時において
は、一旦、「Ｌ」にされ、その後、「Ｈ」とされる。
【００３６】ここに、書込み時においては、ｐＭＯＳト
ランジスタ３６、３７、３９、４０＝ＯＦＦ、ｎＭＯＳ
トランジスタ４２、４３＝ＯＦＦとされ、等価的には、
図４に示すような回路とされ、ＥＰＲＯＭセル・トラン
ジスタ３４のドレイン及びコントロールゲートに高電圧
が印加され、ＥＰＲＯＭセル・トランジスタ３４に対す
る書込みが行われる。
ランジスタ３６、３７、３９、４０＝ＯＦＦ、ｎＭＯＳ
トランジスタ４２、４３＝ＯＦＦとされ、等価的には、
図４に示すような回路とされ、ＥＰＲＯＭセル・トラン
ジスタ３４のドレイン及びコントロールゲートに高電圧
が印加され、ＥＰＲＯＭセル・トランジスタ３４に対す
る書込みが行われる。
【００３７】また、読出し時においては、ｐＭＯＳトラ
ンジスタ３９＝ＯＦＦ、ｎＭＯＳトランジスタ４２＝Ｏ
ＦＦ、ｐＭＯＳトランジスタ４０＝ＯＮ、ｎＭＯＳトラ
ンジスタ４３＝ＯＮとされ、図５に示す回路と等価にな
る。
ンジスタ３９＝ＯＦＦ、ｎＭＯＳトランジスタ４２＝Ｏ
ＦＦ、ｐＭＯＳトランジスタ４０＝ＯＮ、ｎＭＯＳトラ
ンジスタ４３＝ＯＮとされ、図５に示す回路と等価にな
る。
【００３８】即ち、ｐＭＯＳトランジスタ３６、３７を
負荷トランジスタとし、ＥＰＲＯＭセル・トランジスタ
３４、３５を駆動トランジスタとするフリップフロップ
５１が構成される。
負荷トランジスタとし、ＥＰＲＯＭセル・トランジスタ
３４、３５を駆動トランジスタとするフリップフロップ
５１が構成される。
【００３９】かかる本実施例においては、冗長アドレス
の１ビットとして「Ｌ」を記憶させる場合には、ＥＰＲ
ＯＭセル・トランジスタ３４に対して書込みを行わない
ようにする。
の１ビットとして「Ｌ」を記憶させる場合には、ＥＰＲ
ＯＭセル・トランジスタ３４に対して書込みを行わない
ようにする。
【００４０】このようにする場合には、電源投入時にお
いて、制御信号ＳＣ＝「Ｌ」とされた場合、ｐＭＯＳト
ランジスタ３９＝ＯＮ、ｎＭＯＳトランジスタ４２＝Ｏ
Ｎとなり、ノード５２とノード５３とが接続され、ノー
ド５２のレベルとノード５３のレベルが同一のレベルに
され、その後、制御信号ＳＣ＝「Ｈ」とされ、ノード５
２とノード５３が電気的に遮断される。
いて、制御信号ＳＣ＝「Ｌ」とされた場合、ｐＭＯＳト
ランジスタ３９＝ＯＮ、ｎＭＯＳトランジスタ４２＝Ｏ
Ｎとなり、ノード５２とノード５３とが接続され、ノー
ド５２のレベルとノード５３のレベルが同一のレベルに
され、その後、制御信号ＳＣ＝「Ｈ」とされ、ノード５
２とノード５３が電気的に遮断される。
【００４１】ここに、ＥＰＲＯＭセル・トランジスタ３
４は、その電流駆動能力をＥＰＲＯＭセル・トランジス
タ３５よりも若干大きくされているので、ＥＰＲＯＭセ
ル・トランジスタ３５よりもＥＰＲＯＭセル・トランジ
スタ３４に大きな電流が流れ、ＥＰＲＯＭセル・トラン
ジスタ３４が先に弱いＯＮ状態となる。
４は、その電流駆動能力をＥＰＲＯＭセル・トランジス
タ３５よりも若干大きくされているので、ＥＰＲＯＭセ
ル・トランジスタ３５よりもＥＰＲＯＭセル・トランジ
スタ３４に大きな電流が流れ、ＥＰＲＯＭセル・トラン
ジスタ３４が先に弱いＯＮ状態となる。
【００４２】この結果、その後、ｐＭＯＳトランジスタ
３７＝ＯＮ、ｐＭＯＳトランジスタ３６＝ＯＦＦ、ＥＰ
ＲＯＭセル・トランジスタ３４＝ＯＮ、ＥＰＲＯＭセル
・トランジスタ３５＝ＯＦＦの状態で安定する。
３７＝ＯＮ、ｐＭＯＳトランジスタ３６＝ＯＦＦ、ＥＰ
ＲＯＭセル・トランジスタ３４＝ＯＮ、ＥＰＲＯＭセル
・トランジスタ３５＝ＯＦＦの状態で安定する。
【００４３】したがって、読出し時においては、ＥＰＲ
ＯＭセル・トランジスタ３４＝ＯＮ、ＥＰＲＯＭセル・
トランジスタ３５＝ＯＦＦ、ｐＭＯＳトランジスタ３６
＝ＯＦＦ、ｐＭＯＳトランジスタ３７＝ＯＮ、ノード５
３＝「Ｈ」となり、出力信号として「Ｌ」を得ることが
できる。
ＯＭセル・トランジスタ３４＝ＯＮ、ＥＰＲＯＭセル・
トランジスタ３５＝ＯＦＦ、ｐＭＯＳトランジスタ３６
＝ＯＦＦ、ｐＭＯＳトランジスタ３７＝ＯＮ、ノード５
３＝「Ｈ」となり、出力信号として「Ｌ」を得ることが
できる。
【００４４】これに対して、冗長アドレスの１ビットと
して「Ｈ」を記憶させる場合には、ＥＰＲＯＭセル・ト
ランジスタ３４に対して書込みを行うようにする。この
ようにする場合には、ＥＰＲＯＭセル・トランジスタ３
４＝ＯＦＦ、ＥＰＲＯＭセル・トランジスタ３５＝Ｏ
Ｎ、ｐＭＯＳトランジスタ３６＝ＯＮ、ｐＭＯＳトラン
ジスタ３７＝ＯＦＦ、ノード５３＝「Ｌ」となり、出力
信号として「Ｈ」を得ることができる。
して「Ｈ」を記憶させる場合には、ＥＰＲＯＭセル・ト
ランジスタ３４に対して書込みを行うようにする。この
ようにする場合には、ＥＰＲＯＭセル・トランジスタ３
４＝ＯＦＦ、ＥＰＲＯＭセル・トランジスタ３５＝Ｏ
Ｎ、ｐＭＯＳトランジスタ３６＝ＯＮ、ｐＭＯＳトラン
ジスタ３７＝ＯＦＦ、ノード５３＝「Ｌ」となり、出力
信号として「Ｈ」を得ることができる。
【００４５】かかる本実施例によれば、読出し時、ＥＰ
ＲＯＭセル・トランジスタ３５＝ＯＦＦ、ｐＭＯＳトラ
ンジスタ３６＝ＯＦＦ、又は、ＥＰＲＯＭセル・トラン
ジスタ３４＝ＯＦＦ、ｐＭＯＳトランジスタ３７＝ＯＦ
Ｆとなる。
ＲＯＭセル・トランジスタ３５＝ＯＦＦ、ｐＭＯＳトラ
ンジスタ３６＝ＯＦＦ、又は、ＥＰＲＯＭセル・トラン
ジスタ３４＝ＯＦＦ、ｐＭＯＳトランジスタ３７＝ＯＦ
Ｆとなる。
【００４６】したがって、電源線３１からｐＭＯＳ３６
及びＥＰＲＯＭセル・トランジスタ３４を介して接地に
電流が定常的に流れることがなく、また、電源線３２か
らｐＭＯＳ３７及びＥＰＲＯＭセル・トランジスタ３５
を介して接地に電流が定常的に流れることもない。この
結果、無駄な電力消費を避け、消費電力の低減化を図る
ことができる。
及びＥＰＲＯＭセル・トランジスタ３４を介して接地に
電流が定常的に流れることがなく、また、電源線３２か
らｐＭＯＳ３７及びＥＰＲＯＭセル・トランジスタ３５
を介して接地に電流が定常的に流れることもない。この
結果、無駄な電力消費を避け、消費電力の低減化を図る
ことができる。
【００４７】また、本実施例においては、電源電圧が変
動した場合であっても、ＯＦＦしているＥＰＲＯＭセル
・トランジスタ及びｐＭＯＳトランジスタのゲート電圧
は、影響を受けず、接地電圧のままとされるので、これ
らＯＦＦしているＥＰＲＯＭセル・トランジスタ及びｐ
ＭＯＳトランジスタがＯＮとなることはなく、記憶状態
に変化は生じない。したがって、電源マージンを大きく
とることができる。
動した場合であっても、ＯＦＦしているＥＰＲＯＭセル
・トランジスタ及びｐＭＯＳトランジスタのゲート電圧
は、影響を受けず、接地電圧のままとされるので、これ
らＯＦＦしているＥＰＲＯＭセル・トランジスタ及びｐ
ＭＯＳトランジスタがＯＮとなることはなく、記憶状態
に変化は生じない。したがって、電源マージンを大きく
とることができる。
【００４８】
【発明の効果】以上のように、本発明によれば、電源線
から記憶回路を介して接地に電流が定常的に流れること
がないので、消費電力の低減化を図ることができると共
に、電源電圧が変動した場合であっても、記憶回路は記
憶状態に変化を生じないので、電源マージンを大きくと
ることができる。
から記憶回路を介して接地に電流が定常的に流れること
がないので、消費電力の低減化を図ることができると共
に、電源電圧が変動した場合であっても、記憶回路は記
憶状態に変化を生じないので、電源マージンを大きくと
ることができる。
【図１】本発明の原理説明図である。
【図２】本発明の原理説明図である。
【図３】本発明の一実施例を示す回路図である。
【図４】本発明の一実施例の動作を説明するための回路
図（書込み時の等価回路図）である。
図（書込み時の等価回路図）である。
【図５】本発明の一実施例の動作を説明するための回路
図（読出し時の等価回路図）である。
図（読出し時の等価回路図）である。
【図６】半導体記憶装置の一例の要部を示すブロック図
である。
である。
【図７】従来の冗長アドレス記憶回路を示す回路図であ
る。
る。
１９、２０ 電源線 ２１、２２ ｐＭＯＳトランジスタ ２３、２４ ＥＰＲＯＭセル・トランジスタ ２５ インバータ ２６ 出力端子
Claims (3)
- 【請求項１】一方及び他方の駆動トランジスタを一導電
型の不揮発性メモリ・セル・トランジスタ（２３、２
４）で構成し、一方及び他方の負荷トランジスタを他の
導電型のＭＯＳトランジスタ（２１、２２）で構成して
なるフリップフロップ（２７）を記憶回路として構成さ
れていることを特徴とする冗長アドレス記憶回路。 - 【請求項２】前記不揮発性メモリ・セル・トランジスタ
（２３、２４）のうち、一方の不揮発性メモリ・セル・
トランジスタ（２３）は、その電流駆動能力を他方の不
揮発性メモリ・セル・トランジスタ（２４）の電流駆動
能力よりも大きくされていることを特徴とする請求項１
記載の冗長アドレス記憶回路。 - 【請求項３】一方の駆動トランジスタを一導電型の不揮
発性メモリ・セル・トランジスタ（２３）、他方の駆動
トランジスタを前記不揮発性メモリ・セル・トランジス
タ（２３）よりも電流駆動能力の小さい一導電型のＭＯ
Ｓトランジスタ（２９）で構成し、一方及び他方の負荷
トランジスタを他の導電型のＭＯＳトランジスタ（２
１、２２）で構成してなるフリップフロップ（３０）を
記憶回路として構成されていることを特徴とする冗長ア
ドレス記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121819A JPH05314789A (ja) | 1992-05-14 | 1992-05-14 | 冗長アドレス記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121819A JPH05314789A (ja) | 1992-05-14 | 1992-05-14 | 冗長アドレス記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314789A true JPH05314789A (ja) | 1993-11-26 |
Family
ID=14820719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121819A Pending JPH05314789A (ja) | 1992-05-14 | 1992-05-14 | 冗長アドレス記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314789A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254297A (ja) * | 1994-02-28 | 1995-10-03 | Sgs Thomson Microelectron Sa | メモリ冗長回路 |
| JP2001358313A (ja) * | 2000-06-14 | 2001-12-26 | Hitachi Ltd | 半導体装置 |
| US6611458B2 (en) | 2000-02-10 | 2003-08-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US7701265B2 (en) | 2006-04-11 | 2010-04-20 | Elpida Memory, Inc. | Power-on reset circuit using flip-flop and semiconductor device having such power-on reset circuit |
-
1992
- 1992-05-14 JP JP4121819A patent/JPH05314789A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254297A (ja) * | 1994-02-28 | 1995-10-03 | Sgs Thomson Microelectron Sa | メモリ冗長回路 |
| US6611458B2 (en) | 2000-02-10 | 2003-08-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6894944B2 (en) | 2000-02-10 | 2005-05-17 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7149113B2 (en) | 2000-02-10 | 2006-12-12 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2001358313A (ja) * | 2000-06-14 | 2001-12-26 | Hitachi Ltd | 半導体装置 |
| US6529407B2 (en) | 2000-06-14 | 2003-03-04 | Hitachi, Ltd. | Semiconductor device with improved latch arrangement |
| US6724657B2 (en) | 2000-06-14 | 2004-04-20 | Renesas Technology Corp. | Semiconductor device with improved latch arrangement |
| US7701265B2 (en) | 2006-04-11 | 2010-04-20 | Elpida Memory, Inc. | Power-on reset circuit using flip-flop and semiconductor device having such power-on reset circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020514 |