JPH05101676A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05101676A JPH05101676A JP3260177A JP26017791A JPH05101676A JP H05101676 A JPH05101676 A JP H05101676A JP 3260177 A JP3260177 A JP 3260177A JP 26017791 A JP26017791 A JP 26017791A JP H05101676 A JPH05101676 A JP H05101676A
- Authority
- JP
- Japan
- Prior art keywords
- digit line
- blm
- transistor
- memory device
- semiconductor memory
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】Ｎ型ＭＯＳトランジスタのトランスファーゲー
トを用いたメモリセルを有するＲＡＭのデジット線出力
が、一段落ちすることを防ぐ。 【構成】ＲＡＭのデジット線ＢＬ０〜ＢＬｍ，ＢＬ０
（反転値）〜ＢＬｍ（反転値）に、ドレインを接続し、
対するデジット線にゲートを接続し、ソースを電源ＶＤ
Ｄに接続した一対のＰ型ＭＯＳトランジスタ３を少なく
とも備える。
トを用いたメモリセルを有するＲＡＭのデジット線出力
が、一段落ちすることを防ぐ。 【構成】ＲＡＭのデジット線ＢＬ０〜ＢＬｍ，ＢＬ０
（反転値）〜ＢＬｍ（反転値）に、ドレインを接続し、
対するデジット線にゲートを接続し、ソースを電源ＶＤ
Ｄに接続した一対のＰ型ＭＯＳトランジスタ３を少なく
とも備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に読み出し、書き込みの可能な半導体記憶装置（ＲＡ
Ｍ）の低消費電力化回路に関する。
特に読み出し、書き込みの可能な半導体記憶装置（ＲＡ
Ｍ）の低消費電力化回路に関する。
【０００２】
【従来の技術】従来のＲＡＭは、図３に示すように、一
対のインバータ２のそれぞれの入力を他方の出力に接続
した記憶保持部と、この記憶保持部へのデータの出入を
制御する一対のＮ型ＭＯＳトランジスタのトランスファ
ーゲート１とから構成される記憶素子（以下メモリセル
１０と呼ぶ）を用いて構成される。
対のインバータ２のそれぞれの入力を他方の出力に接続
した記憶保持部と、この記憶保持部へのデータの出入を
制御する一対のＮ型ＭＯＳトランジスタのトランスファ
ーゲート１とから構成される記憶素子（以下メモリセル
１０と呼ぶ）を用いて構成される。
【０００３】図３に示すように、従来のＲＡＭは、メモ
リセル１０をマトリクス状に配置し、アドス入力Ａ０〜
Ａｎにより、メモリセル１０へデータの入出力を行うデ
ジット線対ＢＬ０〜ＢＬｍ，ＢＬ０（反転値）〜ＢＬｍ
（反転値）をプリチャージするプリチャージ制御回路７
０と、アドス入力Ａ０〜Ａｎにより、プリチャージ期間
にメモリセル１０を非選択状態とし、プリチャージ後に
目的のメモリセル１０を選択状態とするアドレスデコー
ダ６０と、デジット線ＢＬ０〜ＢＬｍ，ＢＬ０（反転
値）〜ＢＬｍ（反転値）の状態を感知し、出力するリー
ドバッファ３０と、書き込み許可信号ＷＥ（反転値）に
より、デジット線ＢＬ０〜ＢＬｍ，ＢＬ０（反転値）〜
ＢＬｍ（反転値）に書き込みデータＤＩＮ０〜ＢＩＮｍ
を書き込み制御回路２０に書き込み許可信号を出力する
書き込み許可制御回路４０とを備えている。
リセル１０をマトリクス状に配置し、アドス入力Ａ０〜
Ａｎにより、メモリセル１０へデータの入出力を行うデ
ジット線対ＢＬ０〜ＢＬｍ，ＢＬ０（反転値）〜ＢＬｍ
（反転値）をプリチャージするプリチャージ制御回路７
０と、アドス入力Ａ０〜Ａｎにより、プリチャージ期間
にメモリセル１０を非選択状態とし、プリチャージ後に
目的のメモリセル１０を選択状態とするアドレスデコー
ダ６０と、デジット線ＢＬ０〜ＢＬｍ，ＢＬ０（反転
値）〜ＢＬｍ（反転値）の状態を感知し、出力するリー
ドバッファ３０と、書き込み許可信号ＷＥ（反転値）に
より、デジット線ＢＬ０〜ＢＬｍ，ＢＬ０（反転値）〜
ＢＬｍ（反転値）に書き込みデータＤＩＮ０〜ＢＩＮｍ
を書き込み制御回路２０に書き込み許可信号を出力する
書き込み許可制御回路４０とを備えている。
【０００４】
【発明が解決しようとする課題】このような従来のＲＡ
Ｍでは、メモリセル１０とデジットＢＬ０〜ＢＬｍ，Ｂ
Ｌ０（反転値）〜ＢＬｍ（反転値）とを接続するトラン
スファーゲート１にＮ型ＭＯＳトランジスタを用いるの
で、ビット線へのハイレベル出力が１段落ちとなる。こ
のため、リードバッファ部３０への入力が１段落ちとな
り、貫通電流が流れ、消費電力が大きくなり、また振幅
が小さくなるため、ノイズに弱いという問題点があっ
た。
Ｍでは、メモリセル１０とデジットＢＬ０〜ＢＬｍ，Ｂ
Ｌ０（反転値）〜ＢＬｍ（反転値）とを接続するトラン
スファーゲート１にＮ型ＭＯＳトランジスタを用いるの
で、ビット線へのハイレベル出力が１段落ちとなる。こ
のため、リードバッファ部３０への入力が１段落ちとな
り、貫通電流が流れ、消費電力が大きくなり、また振幅
が小さくなるため、ノイズに弱いという問題点があっ
た。
【０００５】本発明の目的は、前記問題点を解決し、消
費電力を小さくし、ノイズにも強くなるようにした半導
体記憶装置を提供することにある。
費電力を小さくし、ノイズにも強くなるようにした半導
体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の構成は、書き込
み・読み出し用のデジット線対に与えられたデータを、
書き込み許可信号により記憶素子に保持する半導体記憶
装置において、前記デジット線対のうち第１のデジット
線に第１のトランジスタのドレイン又はソースと、第２
のトランジスタのゲートとが接続され、また第２のデジ
ット線に前記第２のトランジスタのドレイン又はソース
と、前記第１のトランジスタのゲートとが接続された回
路を備えたことを特徴とする。
み・読み出し用のデジット線対に与えられたデータを、
書き込み許可信号により記憶素子に保持する半導体記憶
装置において、前記デジット線対のうち第１のデジット
線に第１のトランジスタのドレイン又はソースと、第２
のトランジスタのゲートとが接続され、また第２のデジ
ット線に前記第２のトランジスタのドレイン又はソース
と、前記第１のトランジスタのゲートとが接続された回
路を備えたことを特徴とする。
【０００７】
【実施例】図１は本発明の第１の実施例の半導体記憶装
置を示すブロック図である。
置を示すブロック図である。
【０００８】図１において、本実施例は、多数のメモリ
セル１０をマトリクス状に配置し、アドレス入力Ａ０〜
Ａｎにより、メモリセル１０へデータの入出力を行うデ
ジット線ＢＬ０〜ＢＬｍ，ＢＬ０（反転値）〜ＢＬｍ
（反転値）をプリチャージするプリチャージ制御回路７
０と、アドス入力Ａ０〜Ａｎにより、プリチャージ期間
にメモリセル１０を非選択状態とし、プリチャージ後に
目的のメモリセル１０を選択状態とするアドスデコーダ
６０と、デジット線ＢＬ０〜ＢＬｍ，ＢＬ０（反転値）
〜ＢＬｍ（反転値）の状態を感知し、出力するリードバ
ッファ３０と、書き込み信号ＷＥ（反転値）により、デ
ジット線ＢＬ０〜ＢＬｍ，ＢＬ０（反転値）〜ＢＬｍ
（反転値）に書き込みデータＤＩＮ０〜ＤＩＮｍを書き
込む機能を有する書き込み制御回路２０に書き込み許可
信号を出力する書き込み許可制御回路４０と、ユニーク
な回路部５０ｂとを備えている。
セル１０をマトリクス状に配置し、アドレス入力Ａ０〜
Ａｎにより、メモリセル１０へデータの入出力を行うデ
ジット線ＢＬ０〜ＢＬｍ，ＢＬ０（反転値）〜ＢＬｍ
（反転値）をプリチャージするプリチャージ制御回路７
０と、アドス入力Ａ０〜Ａｎにより、プリチャージ期間
にメモリセル１０を非選択状態とし、プリチャージ後に
目的のメモリセル１０を選択状態とするアドスデコーダ
６０と、デジット線ＢＬ０〜ＢＬｍ，ＢＬ０（反転値）
〜ＢＬｍ（反転値）の状態を感知し、出力するリードバ
ッファ３０と、書き込み信号ＷＥ（反転値）により、デ
ジット線ＢＬ０〜ＢＬｍ，ＢＬ０（反転値）〜ＢＬｍ
（反転値）に書き込みデータＤＩＮ０〜ＤＩＮｍを書き
込む機能を有する書き込み制御回路２０に書き込み許可
信号を出力する書き込み許可制御回路４０と、ユニーク
な回路部５０ｂとを備えている。
【０００９】また、ユニークな回路部５０ｂにおいて、
各デジット線対ＢＬ０〜ＢＬｍ，ＢＬ０（反転値）〜Ｂ
Ｌｍ（反転値）には、ゲートを対するデジット線に接続
した一対のＰ型ＭＯＳトランジスタ３（以下ＰＭＯＳと
呼ぶ）が接続され、そのＰＭＯＳ３のソースは電源電圧
ＶＤＤに接続されている。
各デジット線対ＢＬ０〜ＢＬｍ，ＢＬ０（反転値）〜Ｂ
Ｌｍ（反転値）には、ゲートを対するデジット線に接続
した一対のＰ型ＭＯＳトランジスタ３（以下ＰＭＯＳと
呼ぶ）が接続され、そのＰＭＯＳ３のソースは電源電圧
ＶＤＤに接続されている。
【００１０】尚、メモリセル１０は、２個のインバータ
２と、２個のＮ型ＭＯＳトランスファーゲート１とを有
する。
２と、２個のＮ型ＭＯＳトランスファーゲート１とを有
する。
【００１１】本実施例のＲＡＭの読み出し動作は、アド
レス入力Ａ０〜Ａｎによりデジット線対ＢＬ０〜ＢＬ
ｍ，ＢＬ０（反転値）〜ＢＬｍ（反転値）はプリチャー
ジ制御回路７０により、ハイレベルへプリチャージされ
る。デジット線対は、両方ハイレベルとなり、デジット
線対に接続されているＰＭＯＳは両方オフとなる。
レス入力Ａ０〜Ａｎによりデジット線対ＢＬ０〜ＢＬ
ｍ，ＢＬ０（反転値）〜ＢＬｍ（反転値）はプリチャー
ジ制御回路７０により、ハイレベルへプリチャージされ
る。デジット線対は、両方ハイレベルとなり、デジット
線対に接続されているＰＭＯＳは両方オフとなる。
【００１２】プリチャージ後、ワード線ＷＡ０〜ＷＡｌ
の１本が選択状態となり、メモリセル１０のデータがデ
ジット線に出力される。メモリセル１０からデジット線
へのハイレベル出力は、Ｎ型ＭＯＳトランジスタのトラ
ンスファーゲート１を通し、デジット線に出力されるた
め、１段落ちの電圧となる。
の１本が選択状態となり、メモリセル１０のデータがデ
ジット線に出力される。メモリセル１０からデジット線
へのハイレベル出力は、Ｎ型ＭＯＳトランジスタのトラ
ンスファーゲート１を通し、デジット線に出力されるた
め、１段落ちの電圧となる。
【００１３】一方のデジット線がハイレベルの場合、他
方のデジット線対はローレベルとなるので、ローレベル
のデジット線のＰＭＯＳゲートは、ハイレベルのデジッ
ト線に接続されているので、オフする。ハイレベルのデ
ジット線のＰＭＯＳゲートは、ローレベルのデジット線
に接続されているので、オンする。
方のデジット線対はローレベルとなるので、ローレベル
のデジット線のＰＭＯＳゲートは、ハイレベルのデジッ
ト線に接続されているので、オフする。ハイレベルのデ
ジット線のＰＭＯＳゲートは、ローレベルのデジット線
に接続されているので、オンする。
【００１４】ハイ側のデジット線は、Ｐ型ＭＯＳ３を通
し、電源電圧ＶＤＤに接続され、ハイレベルは電源電圧
ＶＤＤまで上る。ロー側のデジット線はそのまま接地電
位となる。
し、電源電圧ＶＤＤに接続され、ハイレベルは電源電圧
ＶＤＤまで上る。ロー側のデジット線はそのまま接地電
位となる。
【００１５】デジット線のレベルは電源電位と接地電位
の間で振幅する。これにより、リードバッファ３０への
入力振幅が電源電位まで振幅し、貫通電流が減少し、消
費電力が少なくなり、又、ノイズに強くなる。
の間で振幅する。これにより、リードバッファ３０への
入力振幅が電源電位まで振幅し、貫通電流が減少し、消
費電力が少なくなり、又、ノイズに強くなる。
【００１６】図２は本発明の第２の実施例の半導体記憶
装置を示すブロック図である。
装置を示すブロック図である。
【００１７】図２において、本実施例は、回路部５０を
有し、この他の部分は図１と同様である。
有し、この他の部分は図１と同様である。
【００１８】回路部５０は、２個のＰＭＯＳトランジス
タ３の他に、さらに２個のＰＭＯＳトランジスタからな
るトランスファーゲート４を有する。
タ３の他に、さらに２個のＰＭＯＳトランジスタからな
るトランスファーゲート４を有する。
【００１９】本実施例のＲＡＭは、各デジット線対ＢＬ
０〜ＢＬｍ，ＢＬ０（反転値）〜ＢＬｍ（反転値）に、
ゲートを対するデジット線に接続した一対のＰＭＯＳ３
が接続されている。そのＰＭＯＳ３のソースは、Ｐ型Ｍ
ＯＳトランジスタのトランスファーゲート４（以下、Ｐ
トランジスファーゲートと略す）を通し、電源ＶＤＤに
接続される。Ｐトランスファーゲート４は電源ＶＤＤと
の接続部で、ゲートは書き込み許可制御回路４０に接続
され、書き込み動作時にオフ，読み出し動作時にオンす
る。
０〜ＢＬｍ，ＢＬ０（反転値）〜ＢＬｍ（反転値）に、
ゲートを対するデジット線に接続した一対のＰＭＯＳ３
が接続されている。そのＰＭＯＳ３のソースは、Ｐ型Ｍ
ＯＳトランジスタのトランスファーゲート４（以下、Ｐ
トランジスファーゲートと略す）を通し、電源ＶＤＤに
接続される。Ｐトランスファーゲート４は電源ＶＤＤと
の接続部で、ゲートは書き込み許可制御回路４０に接続
され、書き込み動作時にオフ，読み出し動作時にオンす
る。
【００２０】読み出し時には、前記第１の実施例と同じ
動作を行い、書き込み時には、Ｐトランスファーゲート
４がオフし、データ反転時の書き込み制御回路２０から
Ｐトランスファーゲート４を通して電源ＶＤＤとの間の
貫通電流をなくし、消費電力を少なくする。
動作を行い、書き込み時には、Ｐトランスファーゲート
４がオフし、データ反転時の書き込み制御回路２０から
Ｐトランスファーゲート４を通して電源ＶＤＤとの間の
貫通電流をなくし、消費電力を少なくする。
【００２１】
【発明の効果】以上説明したように、本発明は、少なく
とも２個のトランジスタからなる回路部を設けることに
より、デジット線の電圧振幅幅を接地電位から電源電位
までとし、消費電力を減し、ノイズに強くするという効
果を有する。
とも２個のトランジスタからなる回路部を設けることに
より、デジット線の電圧振幅幅を接地電位から電源電位
までとし、消費電力を減し、ノイズに強くするという効
果を有する。
【図１】本発明の第１の実施例の半導体記憶装置ブロッ
ク図である。
ク図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】従来のＲＡＭを示すブロック図である。
１ Ｎ型ＭＯＳトランスファーゲート ２ インバータ ３ Ｐ型ＭＯＳトランジスタ ４ Ｐ型ＭＯＳトランスファーゲート １０ メモリセル ２０ 書き込み制御回路 ３０ リードバッファ ４０ 書き込み許可制御回路 ５０，５０ｂ 回路部 ６０ アドレスデコーダ ７０ プリチャージ制御回路
Claims (1)
- 【請求項１】 書き込み・読み出し用のデジット線対に
与えられたデータを、書き込み許可信号により記憶素子
に保持する半導体記憶装置において、前記デジット線対
のうち第１のデジット線に第１のトランジスタのドレイ
ン又はソースと、第２のトランジスタのゲートとが接続
され、また第２のデジット線に前記第２のトランジスタ
のドレイン又はソースと、前記第１のトランジスタのゲ
ートとが接続された回路を備えたことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260177A JPH05101676A (ja) | 1991-10-08 | 1991-10-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260177A JPH05101676A (ja) | 1991-10-08 | 1991-10-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101676A true JPH05101676A (ja) | 1993-04-23 |
Family
ID=17344394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260177A Pending JPH05101676A (ja) | 1991-10-08 | 1991-10-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850367A (en) * | 1996-11-29 | 1998-12-15 | Mitsubishi Denki Kabushiki Kaisha | Static type semiconductor memory with latch circuit amplifying read data read on a sub bit line pair and transferring the amplified read data to a main bit line pair and operation method thereof |
| US5864511A (en) * | 1997-08-12 | 1999-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device using cross-coupled load and precharge circuit for bit line pairs |
-
1991
- 1991-10-08 JP JP3260177A patent/JPH05101676A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850367A (en) * | 1996-11-29 | 1998-12-15 | Mitsubishi Denki Kabushiki Kaisha | Static type semiconductor memory with latch circuit amplifying read data read on a sub bit line pair and transferring the amplified read data to a main bit line pair and operation method thereof |
| US5864511A (en) * | 1997-08-12 | 1999-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device using cross-coupled load and precharge circuit for bit line pairs |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010306 |