JPH05102190A - 化合物半導体ヘテロ接合ゲート電界効果トランジスタ - Google Patents
化合物半導体ヘテロ接合ゲート電界効果トランジスタInfo
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- JPH05102190A JPH05102190A JP25685091A JP25685091A JPH05102190A JP H05102190 A JPH05102190 A JP H05102190A JP 25685091 A JP25685091 A JP 25685091A JP 25685091 A JP25685091 A JP 25685091A JP H05102190 A JPH05102190 A JP H05102190A
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- Japan
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- layer
- channel layer
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Abstract
(57)【要約】
【目的】 高いシートキャリア濃度を有し、かつキャリ
アの走行速度が高い化合物半導体ヘテロ接合ゲートＦＥ
Ｔを提供することを目的とする。 【構成】 ドーピングされた第１の半導体からなるチャ
ネル層をドーピングされていない第１の半導体からなる
二つの層で挟んだ積層構造を有し、かつ積層構造の上層
に第１の半導体と組成が異なる第２の半導体からなる障
壁層を有する。またはドーピングされた第１の半導体か
らなるチャネル層の上層および下層に第１の半導体と組
成が異なる第２の半導体からなる障壁層を有し、かつ障
壁層のうちの少なくとも一方とチャネル層との間にドー
ピングされていない第１の半導体からなる層を有する。 【効果】 本発明によれば、高いシートキャリアの濃度
を有し、かつキャリアの走行速度が高い化合物半導体ヘ
テロ接合ゲートＦＥＴが得られる。
アの走行速度が高い化合物半導体ヘテロ接合ゲートＦＥ
Ｔを提供することを目的とする。 【構成】 ドーピングされた第１の半導体からなるチャ
ネル層をドーピングされていない第１の半導体からなる
二つの層で挟んだ積層構造を有し、かつ積層構造の上層
に第１の半導体と組成が異なる第２の半導体からなる障
壁層を有する。またはドーピングされた第１の半導体か
らなるチャネル層の上層および下層に第１の半導体と組
成が異なる第２の半導体からなる障壁層を有し、かつ障
壁層のうちの少なくとも一方とチャネル層との間にドー
ピングされていない第１の半導体からなる層を有する。 【効果】 本発明によれば、高いシートキャリアの濃度
を有し、かつキャリアの走行速度が高い化合物半導体ヘ
テロ接合ゲートＦＥＴが得られる。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体ヘテロ接
合ゲート電界効果トランジスタに関する。
合ゲート電界効果トランジスタに関する。
【０００２】
【従来の技術】ＧａＡｓなどの化合物半導体を用いた集
積回路の大部分は、プロセスが簡便なショットキ接合型
（ＭＥＳ）電界効果トランジスタ（ＦＥＴ）により構成
されている。ＭＥＳＦＥＴをはじめとするＦＥＴの単位
チャネル幅あたりの相互コンダクタンスｇｍは、速度飽
和領域において次のように表せる。 ｇｍ＝Ｖsεs／ｈ Ｖs：飽和速度 εs：誘電率 ｈ：空乏層幅 すなわち、ｇｍを向上させて集積回路の更なる高性能化
を図るためには、ゲート電極直下の空乏層幅ｈをより小
さくすることが必要である。ＭＥＳＦＥＴのようなドー
ピングチャネル層を有するＦＥＴの場合、チャネル層の
キャリア濃度を向上させることにより空乏層幅ｈを小さ
くすることが可能だが、同時にゲート接合におけるトン
ネル電流成分が増大し、ゲート耐圧が低下するという問
題を生じる。また、高濃度ドーピングした半導体層中で
は、イオン化不純物散乱などによりキャリアの走行速度
が小さくなってしまうという問題が生じる。前者の問題
点を解決するために金属ゲート電極とドーピングチャネ
ル層との間にｉ−Ａ１ＧａＡｓ層などの障壁層を挿入し
た構造が提案されている。この構造を有するＦＥＴをＤ
ＭＴまたはＤＣ−ＨＩＧＦＥＴなどと称する。この場
合、ゲート耐圧は高い値が得られる。一方、後者の問題
点に対しては、何ら解決となっていない。
積回路の大部分は、プロセスが簡便なショットキ接合型
（ＭＥＳ）電界効果トランジスタ（ＦＥＴ）により構成
されている。ＭＥＳＦＥＴをはじめとするＦＥＴの単位
チャネル幅あたりの相互コンダクタンスｇｍは、速度飽
和領域において次のように表せる。 ｇｍ＝Ｖsεs／ｈ Ｖs：飽和速度 εs：誘電率 ｈ：空乏層幅 すなわち、ｇｍを向上させて集積回路の更なる高性能化
を図るためには、ゲート電極直下の空乏層幅ｈをより小
さくすることが必要である。ＭＥＳＦＥＴのようなドー
ピングチャネル層を有するＦＥＴの場合、チャネル層の
キャリア濃度を向上させることにより空乏層幅ｈを小さ
くすることが可能だが、同時にゲート接合におけるトン
ネル電流成分が増大し、ゲート耐圧が低下するという問
題を生じる。また、高濃度ドーピングした半導体層中で
は、イオン化不純物散乱などによりキャリアの走行速度
が小さくなってしまうという問題が生じる。前者の問題
点を解決するために金属ゲート電極とドーピングチャネ
ル層との間にｉ−Ａ１ＧａＡｓ層などの障壁層を挿入し
た構造が提案されている。この構造を有するＦＥＴをＤ
ＭＴまたはＤＣ−ＨＩＧＦＥＴなどと称する。この場
合、ゲート耐圧は高い値が得られる。一方、後者の問題
点に対しては、何ら解決となっていない。
【０００３】これに対して、非ドーピングチャネル層を
用いたＦＥＴでは、イオン化不純物散乱を受けないため
高い移動度が期待できる。この例として、ＨＥＭＴがあ
げられる。しかし、ＨＥＭＴの場合、キャリア供給層の
不純物ドーピング量をある程度増加させると２次元電子
ガス層のシートキャリア濃度Ｎｓが飽和してしまうとい
う欠点があり、必ずしも高い駆動性能は得られなかっ
た。この点では、ドーピングチャネル層を有するＦＥＴ
の方が高いシートキャリア濃度を実現することができ、
有利であると考えられるが、前述のように移動度、ある
いはキャリアの走行速度の点で非ドーピングチャネル層
を用いた構造に及ばない。
用いたＦＥＴでは、イオン化不純物散乱を受けないため
高い移動度が期待できる。この例として、ＨＥＭＴがあ
げられる。しかし、ＨＥＭＴの場合、キャリア供給層の
不純物ドーピング量をある程度増加させると２次元電子
ガス層のシートキャリア濃度Ｎｓが飽和してしまうとい
う欠点があり、必ずしも高い駆動性能は得られなかっ
た。この点では、ドーピングチャネル層を有するＦＥＴ
の方が高いシートキャリア濃度を実現することができ、
有利であると考えられるが、前述のように移動度、ある
いはキャリアの走行速度の点で非ドーピングチャネル層
を用いた構造に及ばない。
【０００４】
【発明が解決しようとする課題】以上のように、従来提
案されたＦＥＴはいずれも大きな問題点を有し、所望の
高性能を実現することができなかった。本発明は以上の
点に鑑みてなされたものであり、高いシートキャリア濃
度を有し、かつキャリアの走行速度が高いＦＥＴを提供
するものである。
案されたＦＥＴはいずれも大きな問題点を有し、所望の
高性能を実現することができなかった。本発明は以上の
点に鑑みてなされたものであり、高いシートキャリア濃
度を有し、かつキャリアの走行速度が高いＦＥＴを提供
するものである。
【０００５】
【課題を解決するための手段】本発明の化合物半導体ヘ
テロ接合ゲートＦＥＴは、ドーピングされた第１の半導
体からなるチャネル層の少なくとも上層第１の半導体と
組成が異なる第２の半導体からなる障壁層を有し、かつ
チャネル層と少なくとも１つの障壁層との間にドーピン
グされていない第１の半導体からなる層を有することを
特徴とする。
テロ接合ゲートＦＥＴは、ドーピングされた第１の半導
体からなるチャネル層の少なくとも上層第１の半導体と
組成が異なる第２の半導体からなる障壁層を有し、かつ
チャネル層と少なくとも１つの障壁層との間にドーピン
グされていない第１の半導体からなる層を有することを
特徴とする。
【０００６】
【作用】本発明の化合物半導体ヘテロ接合ゲートＦＥＴ
は、ｎ−ＧａＡｓなどからなるチャネル層より表面側に
チャネル層と異なる組成の半導体、たとえばＡ１0.3 Ｇ
ａ0.7 Ａｓからなる障壁層を有することにより、高濃度
にドーピングされたチャネル層を有するにもかかわら
ず、高いゲート順方向・逆方向耐圧を示す。また、高濃
度チャネル層は、チャネル層と同じ組成からなるドーピ
ングされていない二つの半導体層、またはチャネル層と
同じ組成からなるドーピングされていない半導体層とチ
ャネル層と異なる組成の半導体からなる障壁層で挟まれ
た構造となっている。高濃度チャネル層厚が小さい場
合、チャネルを中心としてＶ型のポテンシャルが生じ、
サブバンドが形成される。すなわち、たとえばｎ型チャ
ネル層の場合、電子の取り得るエネルギーは離散的とな
っている、小さい電界がかかった状態では、電子は基底
状態に多くとどまり、イオン化不純物などによる散乱を
受けて走行するため、電子速度はさほど大きくならな
い。しかし、高電界になると、電子はより高次のサブバ
ンドに遷移するか、あるいはＶ型ポテンシャルを飛び出
して両側の半導体層に遷移する。いずれにしても、チャ
ネル層に隣接したドーピングされていない半導体層にお
ける電子の存在確率が大きくなるため、このドーピング
されていない半導体層を有しない場合に比べて高い電子
速度が得られる。このような効果は、Ｖ型ポテンシャル
の幅が狭く急峻な場合、すなわちチャネル層が薄く、か
つ高電子濃度の場合に顕著になる。チャネル層の厚さは
１０ｎｍ以下、電子濃度は４×１０18cm-3以上であるこ
とが望ましいが、たとえば厚さ２０ｎｍ以下、電子濃度
３×１０18cm-3以上であっても効果が得られる。ＦＥＴ
のゲート長を短縮する場合、ゲート電極界面に対してよ
り近い領域で電子が走行する方がいわゆる短チャネル効
果を抑止することができる。したがって、チャネル層と
同じ組成からなるドーピングされていない半導体層は、
チャネル層に対してゲート電極界面に近い側に挿入され
ることがより望ましい。また、たとえばドーピングされ
たＧａＡｓなどの半導体からなるチャネル層の上および
下にチャネル層と組成が異なるＡ１0.3 Ｇａ0.7 Ａｓな
どの半導体からなる障壁層を有する構造の場合、高電界
においては電子Ｖ型ポテンシャルを飛び出して両側の障
壁層中を走行してしまい、Ａ１0.3 Ｇａ0.7 Ａｓなどに
おける電子の移動度が小さいことに起因する電子速度の
低下を生じる。チャネル層と障壁層との間にチャネルと
同じ組成のドーピングされていない半導体層を挿入する
ことにより、この問題は回避される。この場合もチャネ
ル層と同じ組成からなるドーピングされていない半導体
層は、前述の理由によりゲート電極に近い側に挿入する
ことがより望ましいが、ゲート電極に遠い側に挿入して
も良い効果が得られる。
は、ｎ−ＧａＡｓなどからなるチャネル層より表面側に
チャネル層と異なる組成の半導体、たとえばＡ１0.3 Ｇ
ａ0.7 Ａｓからなる障壁層を有することにより、高濃度
にドーピングされたチャネル層を有するにもかかわら
ず、高いゲート順方向・逆方向耐圧を示す。また、高濃
度チャネル層は、チャネル層と同じ組成からなるドーピ
ングされていない二つの半導体層、またはチャネル層と
同じ組成からなるドーピングされていない半導体層とチ
ャネル層と異なる組成の半導体からなる障壁層で挟まれ
た構造となっている。高濃度チャネル層厚が小さい場
合、チャネルを中心としてＶ型のポテンシャルが生じ、
サブバンドが形成される。すなわち、たとえばｎ型チャ
ネル層の場合、電子の取り得るエネルギーは離散的とな
っている、小さい電界がかかった状態では、電子は基底
状態に多くとどまり、イオン化不純物などによる散乱を
受けて走行するため、電子速度はさほど大きくならな
い。しかし、高電界になると、電子はより高次のサブバ
ンドに遷移するか、あるいはＶ型ポテンシャルを飛び出
して両側の半導体層に遷移する。いずれにしても、チャ
ネル層に隣接したドーピングされていない半導体層にお
ける電子の存在確率が大きくなるため、このドーピング
されていない半導体層を有しない場合に比べて高い電子
速度が得られる。このような効果は、Ｖ型ポテンシャル
の幅が狭く急峻な場合、すなわちチャネル層が薄く、か
つ高電子濃度の場合に顕著になる。チャネル層の厚さは
１０ｎｍ以下、電子濃度は４×１０18cm-3以上であるこ
とが望ましいが、たとえば厚さ２０ｎｍ以下、電子濃度
３×１０18cm-3以上であっても効果が得られる。ＦＥＴ
のゲート長を短縮する場合、ゲート電極界面に対してよ
り近い領域で電子が走行する方がいわゆる短チャネル効
果を抑止することができる。したがって、チャネル層と
同じ組成からなるドーピングされていない半導体層は、
チャネル層に対してゲート電極界面に近い側に挿入され
ることがより望ましい。また、たとえばドーピングされ
たＧａＡｓなどの半導体からなるチャネル層の上および
下にチャネル層と組成が異なるＡ１0.3 Ｇａ0.7 Ａｓな
どの半導体からなる障壁層を有する構造の場合、高電界
においては電子Ｖ型ポテンシャルを飛び出して両側の障
壁層中を走行してしまい、Ａ１0.3 Ｇａ0.7 Ａｓなどに
おける電子の移動度が小さいことに起因する電子速度の
低下を生じる。チャネル層と障壁層との間にチャネルと
同じ組成のドーピングされていない半導体層を挿入する
ことにより、この問題は回避される。この場合もチャネ
ル層と同じ組成からなるドーピングされていない半導体
層は、前述の理由によりゲート電極に近い側に挿入する
ことがより望ましいが、ゲート電極に遠い側に挿入して
も良い効果が得られる。
【０００７】
【実施例】本発明の一実施例の化合物半導体ヘテロ接合
ゲートＦＥＴを図１を用いて説明する。
ゲートＦＥＴを図１を用いて説明する。
【０００８】半絶縁性ＧａＡｓ基板１上に厚さ約５００
ｎｍの非ドープのｉ−ＧａＡｓ層２、厚さ５０ｎｍのｉ
−Ａ１0.3 Ｇａ0.7 Ａｓ障壁層３、厚さ１０ｎｍのｉ−
ｎｍの非ドープのｉ−ＧａＡｓ層２、厚さ５０ｎｍのｉ
−Ａ１0.3 Ｇａ0.7 Ａｓ障壁層３、厚さ１０ｎｍのｉ−
【０００９】ＧａＡｓスペーサ層４、厚さ１０ｎｍ、電
子濃度４×１０18cm-3のｎ−ＧａＡｓチャネル層５、厚
さ１０ｎｍのｉ−ＧａＡｓスペーサ層６、厚さ３０ｎｍ
のｉ−Ａ１0.3 Ｇａ0.7 Ａｓ障壁層７、厚さ５ｎｍのｉ
−ＧａＡｓ表面層８が順次エピタキシャル成長により形
成してある。９はＷＮｘゲート電極である。１０、１１
はＳｉ+ のイオン注入および熱処理により形成したソー
ス・ドレイン領域であり、１２、１３はＡｕＧｅ合金か
らなるソース・ドレイン電極である。
子濃度４×１０18cm-3のｎ−ＧａＡｓチャネル層５、厚
さ１０ｎｍのｉ−ＧａＡｓスペーサ層６、厚さ３０ｎｍ
のｉ−Ａ１0.3 Ｇａ0.7 Ａｓ障壁層７、厚さ５ｎｍのｉ
−ＧａＡｓ表面層８が順次エピタキシャル成長により形
成してある。９はＷＮｘゲート電極である。１０、１１
はＳｉ+ のイオン注入および熱処理により形成したソー
ス・ドレイン領域であり、１２、１３はＡｕＧｅ合金か
らなるソース・ドレイン電極である。
【００１０】本実施例のＦＥＴでは、薄くかつ高電子濃
度のｎ−ＧａＡｓチャネル層５をｉ−ＧａＡｓ層４、６
で挟んだ構造を有するたの、幅が狭く急峻なＶ型ポテン
シャルをなす。このため、電界強度が高くなると、ｉ−
ＧａＡｓ層４、６中を走行する電子の数が増し、高い電
子速度が得られる。なお、高濃度のｎ−ＧａＡｓ層５を
有するためシート電子濃度も高い。ゲート長０．３μと
した場合、ｇｍmax は〜７００ｍＳ／ｍｍと高い値を示
した。
度のｎ−ＧａＡｓチャネル層５をｉ−ＧａＡｓ層４、６
で挟んだ構造を有するたの、幅が狭く急峻なＶ型ポテン
シャルをなす。このため、電界強度が高くなると、ｉ−
ＧａＡｓ層４、６中を走行する電子の数が増し、高い電
子速度が得られる。なお、高濃度のｎ−ＧａＡｓ層５を
有するためシート電子濃度も高い。ゲート長０．３μと
した場合、ｇｍmax は〜７００ｍＳ／ｍｍと高い値を示
した。
【００１１】本発明の実施例は上記に限られない。たと
えば障壁層はｉまたはｐ−Ａ１x Ｇａ1-x Ａｓ層（０．
２≦Ｘ≦０．４）にして良い。また、チャネル層および
スペーサ層の材料をたとえばＩｎx Ｇａ1-x Ａｓ層に変
えても良く、その場合、障壁層としてｉまたはｐ−Ｉｎ
x Ａ１1-x Ａｓ層またはＡ１x Ｇａ1-x Ａｓ層を用いる
ことができる。基板あるいは他の半導体層については、
これらに対応した材料を選べば良い。また、スペーサ層
はチャネル層の上方または下方のどちらか一方のみにし
ても所望の効果が得られる。ゲート電極材料はＷＮｘに
限られず、Ｔｉ、Ｗ、ＴｉＷ、ＷxＳｉY 、Ａ１など、
化合物半導体に対してショットキ接合をなすものであれ
ば良い。同様にソース・ドレイン電極の材料もＡｕＧｅ
合金に限らず、ソース・ドレイン領域と良好なオーミッ
ク接合を形成しうるものであれば良い。ソース・ドレイ
ン領域はＳｉ以外のイオン注入を用いて形成しても良
く、またエピタキシャル成長法を用いて形成しても良
い。その他、実施例におけるキャリア濃度、膜厚などの
パラメータもあくまで一つの例であり、同様の効果が得
られる条件であれば良い。
えば障壁層はｉまたはｐ−Ａ１x Ｇａ1-x Ａｓ層（０．
２≦Ｘ≦０．４）にして良い。また、チャネル層および
スペーサ層の材料をたとえばＩｎx Ｇａ1-x Ａｓ層に変
えても良く、その場合、障壁層としてｉまたはｐ−Ｉｎ
x Ａ１1-x Ａｓ層またはＡ１x Ｇａ1-x Ａｓ層を用いる
ことができる。基板あるいは他の半導体層については、
これらに対応した材料を選べば良い。また、スペーサ層
はチャネル層の上方または下方のどちらか一方のみにし
ても所望の効果が得られる。ゲート電極材料はＷＮｘに
限られず、Ｔｉ、Ｗ、ＴｉＷ、ＷxＳｉY 、Ａ１など、
化合物半導体に対してショットキ接合をなすものであれ
ば良い。同様にソース・ドレイン電極の材料もＡｕＧｅ
合金に限らず、ソース・ドレイン領域と良好なオーミッ
ク接合を形成しうるものであれば良い。ソース・ドレイ
ン領域はＳｉ以外のイオン注入を用いて形成しても良
く、またエピタキシャル成長法を用いて形成しても良
い。その他、実施例におけるキャリア濃度、膜厚などの
パラメータもあくまで一つの例であり、同様の効果が得
られる条件であれば良い。
【００１２】
【発明の効果】以上のように本発明によれば、高いシー
トキャリア濃度を有し、かつキャリアの走行速度が高い
化合物半導体ヘテロ接合ゲートＦＥＴが得られる。
トキャリア濃度を有し、かつキャリアの走行速度が高い
化合物半導体ヘテロ接合ゲートＦＥＴが得られる。
【図１】 本発明の一実施例の化合物半導体ヘテロ接合
ゲートＦＥＴを示す断面図。
ゲートＦＥＴを示す断面図。
１…半絶縁性ＧａＡｓ基板 ２…ｉ−ＧａＡｓ層 ３，７…ｉ−Ａ１0.3 Ｇａ0.7 Ａｓ障壁層 ４，６…ｉ
−ＧａＡｓスペーサ層 ５…ｎ−ＧａＡｓチャネル層 ８…ｉ−ＧａＡｓ表面層
９…ＷＮｘゲート電極１０，１１…ソース・ドレイン
領域 １２，１３…ソース・ドレイン電極
−ＧａＡｓスペーサ層 ５…ｎ−ＧａＡｓチャネル層 ８…ｉ−ＧａＡｓ表面層
９…ＷＮｘゲート電極１０，１１…ソース・ドレイン
領域 １２，１３…ソース・ドレイン電極
Claims (4)
- 【請求項１】 ドーピングされた第１半導体からなるチ
ャネル層をドーピングされていない第１の半導体からな
る二つの層で挟んだ積層構造を有し、かつ前記積層構造
の上層に前記第１の半導体と組成が異なる第２の半導体
からなる障壁層を有することを特徴とする化合物半導体
ヘテロ接合ゲート電界効果トランジスタ。 - 【請求項２】 ドーピングされた第１の半導体からなる
チャネル層の上層および下層に前記第１の半導体と組成
が異なる第２の半導体からなる障壁層を有する化合物半
導体ヘテロ接合ゲート電界効果トランジスタにおいて、
前記障壁層のうちの少なくとも一方と前記チャネル層と
の間にドーピングされていない前記第１の半導体からな
る層を挿入したことを特徴とする化合物半導体ヘテロ接
合ゲート電界効果トランジスタ。 - 【請求項３】 前記第１の半導体がｎ型ＧａＡｓであ
り、前記第２の半導体がＡ１x Ｇａ1-x Ａｓ（０．２≦
Ｘ≦０．４）であることを特徴とする請求項１または２
記載の化合物半導体ヘテロ接合ゲート電界効果トランジ
スタ。 - 【請求項４】 前記ドーピングされた第１の半導体から
なるチャネル層の厚さが１０ｎｍ以下であり、かつ電子
濃度が４×１０18cm-3以上であることを特徴とする請求
項１または２または３記載の化合物半導体ヘテロ接合ゲ
ート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25685091A JPH05102190A (ja) | 1991-10-04 | 1991-10-04 | 化合物半導体ヘテロ接合ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25685091A JPH05102190A (ja) | 1991-10-04 | 1991-10-04 | 化合物半導体ヘテロ接合ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102190A true JPH05102190A (ja) | 1993-04-23 |
Family
ID=17298284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25685091A Pending JPH05102190A (ja) | 1991-10-04 | 1991-10-04 | 化合物半導体ヘテロ接合ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102190A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100314739B1 (ko) * | 1994-12-27 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체메모리소자의플로팅게이트형성방법 |
| US7893462B2 (en) | 2004-12-14 | 2011-02-22 | Electronics And Telecommunications Research Institute | Transistor of semiconductor device and method of fabricating the same |
| CN118763104A (zh) * | 2024-08-16 | 2024-10-11 | 中国科学院苏州纳米技术与纳米仿生研究所 | 无帽层GaAs HEMT外延结构、GaAs HEMT器件及其制作方法 |
-
1991
- 1991-10-04 JP JP25685091A patent/JPH05102190A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100314739B1 (ko) * | 1994-12-27 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체메모리소자의플로팅게이트형성방법 |
| US7893462B2 (en) | 2004-12-14 | 2011-02-22 | Electronics And Telecommunications Research Institute | Transistor of semiconductor device and method of fabricating the same |
| US8697507B2 (en) | 2004-12-14 | 2014-04-15 | Electronics And Telecommunications Research Institute | Transistor of semiconductor device and method of fabricating the same |
| CN118763104A (zh) * | 2024-08-16 | 2024-10-11 | 中国科学院苏州纳米技术与纳米仿生研究所 | 无帽层GaAs HEMT外延结构、GaAs HEMT器件及其制作方法 |
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