JPH05102200A - 半導体装置 - Google Patents

半導体装置

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JPH05102200A
JPH05102200A JP3256268A JP25626891A JPH05102200A JP H05102200 A JPH05102200 A JP H05102200A JP 3256268 A JP3256268 A JP 3256268A JP 25626891 A JP25626891 A JP 25626891A JP H05102200 A JPH05102200 A JP H05102200A
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Abstract

(57)【要約】 【目的】 半導体基板の表面に形成された金属層の直下
にバイアホールが形成された半導体装置において、バイ
アホールの形成時に多少のエッチングオーバーが生じて
も、それによる影響が現れるのを防止する。 【構成】 上面に複数の穴または溝状の窪み５が形成さ
れた半導体基板１と、上記窪みの内面および上記半導体
基板表面の上記窪みの周辺部に一体的に形成された金属
層６と、上記窪みが形成された部分の直下に上記半導体
基板の裏面から上記窪みに達する深さに形成されたバイ
アホール７と、該バイアホールの内面および上記半導体
基板の裏面に形成され、上記窪みの内面に形成された金
属層に接続された接地電極８とからなることを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、バイアホールを有する
高周波用のＩＣ、特にモノリシック・マイクロウエーブ
ＩＣ（ＭＭＩＣ）に適した半導体装置に関するものであ
る。
【０００２】
【従来の技術】図５に従来のバイアホールを有する半導
体装置の一例の断面構造を示す。同図において、例えば
ＧａＡｓからなる半導体基板１１上には電界効果トラン
ジスタのゲート電極１２、ソース電極１３、およびドレ
イン電極１４が形成されている。ゲート電極１２として
はＴｉ／ＡｕやＴｉ／Ａｌ等の積層金属が使用され、ソ
ース電極１３およびドレイン電極１４としては例えばＡ
ｕ／Ｇｅ／Ｎｉ／Ａｕのような積層金属が使用される。
【０００３】半導体基板１１上には、また例えばＮｉ／
Ａｕの積層金属からなるマイクロストリップ配線１５が
形成されており、該マイクロストリップ配線１５は例え
ばソース電極１３に接続されている。マイクロストリッ
プ配線１５の直下には半導体基板１１を貫通するバイア
ホール１６が形成されており、該バイアホール１６の内
面および半導体基板１１の裏面全体には例えばＮｉ／Ａ
ｕの積層金属からなる接地電極１７が形成されている。
接地電極１７は上記バイアホール１６内の上部でマイク
ロストリップ配線１５に接続されている。
【０００４】図５に示す従来の半導体装置は図６に示す
ような工程で製造される。先ず、図６（ａ）に示すよう
に、所定の厚みをもった半導体基板１１上にソース電極
１３とドレイン電極１４とを、Ａｕ／Ｇｅ／Ｎｉ／Ａｕ
の積層金属の蒸着、リフトオフにより同時に形成する。
次に、ゲート電極１２を、Ｔｉ／ＡｕあるいはＴｉ／Ａ
ｌの積層金属の蒸着、リフトオフにより形成する。続い
て、必要に応じて抵抗、インダクタ、キャパシタ、ある
いはパッシベーション膜等（図示せず）を形成する。さ
らに、マイクロストリップ配線１５を、Ｔｉ／Ａｕの積
層金属の蒸着、リフトオフにより形成する。
【０００５】次に、図６（ａ）の半導体基板１１を裏面
から研削、ラッピング、ポリッシュ、エッチング等によ
り薄板化加工し、半導体基板１１を３０乃至２００ミク
ロンの厚みにする。次に、図６（ｂ）に示すように、マ
イクロストリップ配線１５の直下の部分に上記半導体基
板の裏面から当該半導体基板１１を貫通するバイアホー
ル１６をエッチングにより形成する。最後に上記バイア
ホール１６の内面、半導体基板１１の裏面全面に無電解
メッキによりＮｉ／Ａｕを形成し、電解メッキによりＡ
ｕを形成してＮｉ／Ａｕ積層金属からなる接地電極１７
を形成することにより、図５に示す従来の半導体装置が
得られる。
【０００６】
【発明が解決しようとする課題】上記のような従来の半
導体装置では、バイアホール１６を形成するときに、エ
ッチングオーバーになると、半導体基板１１は図６
（ｂ）の点線１８で示すようにエッチングされ、バイア
ホールの上部がマイクロストリップ配線１５の幅よりも
はみ出してしまい、半導体基板１１の表面からバイアホ
ール１６の穴が見えてしまう。このようになると、バイ
アホールの内部のメタライズが困難になり、マイクロス
トリップ配線１５と接地電極１７との電気的接続が困難
になるという問題がある。本発明は、上記のような従来
の半導体装置の問題点を解決して、バイアホール形成時
に多少エッチングオーバーになっても、バイアホールが
マイクロストリップ配線の幅よりも広くなることのない
半導体装置、特にＭＭＩＣを得ることを目的とするもの
である。
【０００７】
【課題を解決するための手段】本発明に係る第１の半導
体装置は、上面に複数の穴または溝状の窪みが形成され
た半導体基板と、上記窪みの内面および上記半導体基板
表面の上記窪みの周辺部に一体的に形成された金属層
と、上記窪みが形成された部分の直下に上記半導体基板
の裏面から上記窪みに達する深さに形成されたバイアホ
ールと、該バイアホール内および上記半導体基板の裏面
に形成され、上記窪みの内面に形成された上記金属層に
接続された接地電極とからなる。
【０００８】本発明に係る第２の半導体装置は、上面に
複数の穴または溝状の窪みが形成された半導体基板と、
上記窪み内に充填された導電性物質と、該導電性物質の
上面と接触して上記半導体基板表面の一部に形成された
金属層と、上記窪みが形成された部分の直下に上記半導
体基板の裏面から上記窪みに達する深さに形成されたバ
イアホールと、該バイアホール内および上記半導体基板
の裏面に形成され、上記窪み内の上記導電性物質に接続
された接地電極とからなる。
【０００９】
【作用】本発明に係る第１および第２の半導体装置で
は、半導体基板の裏面からバイアホールを形成するとき
に、上記バイアホールを半導体基板を貫通するように形
成するのではなく、上記半導体基板の裏面から上記窪み
に達する深さに形成するから、多少エッチングオーバー
になっても、バイアホールの上部が半導体基板の表面に
形成された金属層よりも大きくなることはなく、エッチ
ングオーバーによる影響のないバイアホールを再現性よ
く形成することができる。
【００１０】
【実施例】以下、本発明の半導体装置を図示の実施例に
より詳細に説明する。図１は本発明の半導体装置、特に
ＭＭＩＣの第１の実施例を示す断面図である。同図にお
いて、例えばＧａＡｓからなる半導体基板１上には電界
効果トランジスタのゲート電極２、ソース電極３、およ
びドレイン電極４が形成されている。図５に示す従来の
半導体装置と同様に、ゲート電極２としてはＴｉ／Ａｕ
やＴｉ／Ａｌ等の積層金属が使用され、ソース電極３お
よびドレイン電極４としては例えばＡｕ／Ｇｅ／Ｎｉ／
Ａｕのような積層金属が使用される。
【００１１】半導体基板１上にはまた複数の穴または溝
状の窪み５が形成されている。窪み５は、数条の直線状
の溝、例えば図３（ａ）に示すような３条の溝、あるい
は図３（ｂ）、（ｃ）、（ｄ）に示すような同心的に形
成された円形、正方形、長方形等の溝状に形成される。
窪み５の内面および上記半導体基板１の表面上で上記窪
みの周辺部には、例えばＮｉ／Ａｕの積層金属からなる
マイクロストリップ配線６が形成されている。マイクロ
ストリップ配線６は例えばソース電極３に接続されてい
る。
【００１２】窪み５が形成された部分の直下には、半導
体基板１の裏面より上記窪み５に達するバイアホール７
が形成されており、該バイアホール７の内面および半導
体基板１の裏面全体には例えばＮｉ／Ａｕの積層金属か
らなる接地電極８が形成されている。接地電極８は上記
バイアホール７内の上部でマイクロストリップ配線６を
形成する積層金属層に接続されている。
【００１３】図１に示す本発明のＭＭＩＣの第１の実施
例は図２に示すような工程で製造される。先ず、図２
（ａ）に示すように、所定の厚みをもった例えばＧａＡ
ｓからなる半導体基板１上にソース電極３とドレイン電
極４とを、例えばＡｕ／Ｇｅ／Ｎｉ／Ａｕの積層金属の
蒸着、リフトオフにより同時に形成する。次に、ゲート
電極２を、例えばＴｉ／ＡｕあるいはＴｉ／Ａｌの積層
金属の蒸着、リフトオフにより形成する。続いて、必要
に応じて抵抗、インダクタ、キャパシタ、あるいはパッ
シベーション膜等（図示せず）を形成する。
【００１４】次に、図２（ｂ）に示すように、半導体基
板１の表面の所定位置にエッチングにより図３（ａ）乃
至（ｄ）のいずれかの形状の窪み５を５〜３０ミクロン
の深さに形成する。窪み５は、半導体基板１の表面上に
例えばＳｉＯ2 層を形成した後、パターニングを行って
所定の形状のマスクを形成し、このＳｉＯ2 マスクを使
用して上記半導体基板１をドライエッチングして形成さ
れる。エッチング剤としては、例えばＨ2 ＳＯ4 とＨ2
Ｏ2 とＨ2 Ｏとの混合液が使用される。
【００１５】次に、窪み５の内面および上記半導体基板
１の表面上で上記窪みの周辺部に例えばＮｉ／Ａｕの積
層金属層を蒸着、リフトオフしてマイクロストリップ配
線６を形成する。マイクロストリップ配線６は例えばソ
ース電極３に接続される。次に、半導体基板１を裏面か
ら研削、ラッピング、ポリッシュ、エッチング等により
薄板化加工し、３０〜２００ミクロンの厚さにする。図
２（ｃ）はこの時の状態を示す。
【００１６】次に、図２（ｄ）に示すように、半導体基
板１の裏面から上記窪み５に達する深さにバイアホール
７を形成し、該バイアホール７の内面および半導体基板
１の裏面全面に無電解メッキによりＮｉ／Ａｕを形成
し、電解メッキよりＡｕを形成してＮｉ／Ａｕの積層金
属からなる接地電極８を形成する。これによって図１に
示すように、接地電極８がバイアホール７を通じて窪み
５内のマイクロストリップ配線６に接続された半導体装
置が得られる。
【００１７】図４は本発明の半導体装置の第２の実施例
を示す。第２の実施例の半導体装置は、図２（ｂ）の半
導体基板１上の窪み５をエッチングにより形成した後、
該窪み５を形成するために使用したＳｉＯ2 マスクをそ
のまま利用して、ＧａＡｓ半導体基板１よりもエッチン
グ速度の遅い半導体、例えばＳｉ、ＡｌＧａＡｓ、Ｉｎ
ＧａＡｓ、あるいは銅、金等の導電性物質を例えばＭＢ
Ｅ（分子線エピタキシー）法またはＭＯＣＶＤ（有機金
属化学気相成長）法により上記窪み５内にのみ成長させ
る。これによって図４に示すように、窪み５内に導電性
物質９が充填される。導電性物質９の充填後、上記Ｓｉ
Ｏ2 マスクを除去する。次に、半導体基板１上に上記導
電性物質９と接触してマイクロストリップ配線用の金属
層２６を形成する。
【００１８】次に、半導体基板１を裏面から研削、ラッ
ピング、ポリッシュ、エッチング等により３０〜２００
ミクロンの厚さになるように薄板化加工した後、図２
（ｄ）と同様に、半導体基板１の裏面から上記窪み５に
達する深さにバイアホール２７を形成し、該バイアホー
ル２７の内面および半導体基板１の裏面全面に無電解メ
ッキによりＮｉ／Ａｕを形成し、電解メッキよりＡｕを
形成して、Ｎｉ／Ａｕの積層金属からなる接地電極２８
を形成する。これによって図４に示すように、接地電極
２８がバイアホール２７を通じて窪み５内の導電性物質
９に接続された半導体装置が得られる。なお、図４の第
２の実施例においても、窪み５は、図３（ａ）に示すよ
うな数条の直線状の溝でもよいし、図３（ｂ）〜（ｄ）
に示すような同心の円形、正方形、長方形の溝であって
もよい。
【００１９】図１および図４に示す本発明の半導体装置
では、バイアホール７または２７は、本来、半導体基板
１の裏面から溝状の窪み５に到達する深さにまで形成さ
れるものであるから、エッチング処理時の条件の変化に
より、多少エッチングオーバーになって、図２（ｃ）の
点線３０あるいは図４の点線３１に示すような大きさの
バイアホールが形成されても、これらのバイアホールの
上部が図２（ｄ）のマイクロストリップ配線６あるいは
図４の金属層２６の外側にはみだすことはない。従っ
て、エッチングオーバーによりバイアホール内のメタラ
イズが困難になって、マイクロストリップ配線６や導電
性物質９との電気的接続が不良になるようなことは全く
ない。
【００２０】なお、ＧａＡｓ半導体基板上に形成される
電界効果トランジスタはソース電極が接地電極に接続さ
れる所謂ソース接地回路として使用されることが多いこ
とから、上記の実施例では、マイクロストリップ配線６
あるいは金属層２６は半導体基板１上に形成された電界
効果トランジスタのソース電極に接続されるものとして
説明したが、半導体装置の回路形態によっては、上記マ
イクロストリップ配線６あるいは金属層２６が上記電界
効果トランジスタのドレイン電極、ゲート電極、あるい
は抵抗、インダクタ、キャパシタ等に接続されることも
ある。また、窪み５の形態としては、直線状の溝状、同
心条の円形、正方形、長方形の他に螺旋状、その他任意
の形状のものを使用することができる。
【００２１】
【発明の効果】以上のように、本発明の半導体装置で
は、半導体基板の表面に穴または溝状の窪みを設け、該
窪み内に上記半導体基板の表面に形成されたマイクロス
トリップ配線と接続される金属層または導電性物質を形
成し、半導体基板の裏面から上記窪みの底部に達するバ
イアホールを形成したので、バイアホール形成時に多少
エッチングオーバーになっても、その影響が全く現れ
ず、エッチングオーバーによる不良の発生が大幅に低減
されて、歩留りを著しく向上させることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施例の断面図で
ある。
【図２】（ａ）乃至（ｄ）は図１に示す本発明の半導体
装置の製造工程を説明する図である。
【図３】（ａ）乃至（ｄ）は図１に示す本発明の半導体
装置で形成される窪みの形状を示す平面図である。
【図４】本発明の半導体装置の第２の実施例の断面図で
ある。
【図５】従来の半導体装置の一例の断面図である。
【図６】（ａ）、（ｂ）は図５に示す従来の半導体装置
の製造工程を説明する図である。
【符号の説明】
１ 半導体基板 ２ ゲート電極 ３ ソース電極 ４ ドレイン電極 ５ 窪み ６ マイクロストリップ配線 ７ バイアホール ８ 接地電極 ９ 導電性物質 ２６ 金属層 ２７ バイアホール ２８ 接地電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１２月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】半導体基板１１上には、また、例えばＮｉ
／Ａｕの積層金属からなるマイクロストリップ配線１５
が形成されており、該マイクロストリップ配線１５は例
えばソース電極１３に接続されている。マイクロストリ
ップ配線１５の直下には半導体基板１１を貫通するバイ
アホール１６が形成されており、該バイアホール１６の
内面および半導体基板１１の裏面全体には例えばＮｉ／
Ａｕの積層金属からなる接地電極１７が形成されてい
る。接地電極１７は上記バイアホール１６内の上部でマ
イクロストリップ配線１５に接続されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】次に、図２（ｂ）に示すように、半導体基
板１の表面の所定位置にエッチングにより図３（ａ）乃
至（ｄ）のいずれかの形状の窪み５を５〜３０ミクロン
の深さに形成する。窪み５は、半導体基板１の表面上に
例えばＳｉＯ2 層を形成した後、パターニングを行って
所定の形状のマスクを形成し、このＳｉＯ2 マスクを使
用して上記半導体基板１をドライエッチングして形成さ
れる。エッチングガスとしては、例えばＣｌ2 やＳｉＣ
ｌ4 がよく使用される。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/285 ３０１ Ｒ 7738−4Ｍ 21/302 Ｍ 7353−4Ｍ 21/90 Ｃ 7353−4Ｍ 23/12 29/44 Ｂ 7738−4Ｍ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 上面に複数の穴または溝状の窪みが形成
    された半導体基板と、上記窪みの内面および上記半導体
    基板表面の上記窪みの周辺部に一体的に形成された金属
    層と、上記窪みが形成された部分の直下に上記半導体基
    板の裏面から上記窪みに達する深さに形成されたバイア
    ホールと、該バイアホール内および上記半導体基板の裏
    面に形成され、上記窪みの内面に形成された上記金属層
    に接続された接地電極とからなる半導体装置。
  2. 【請求項２】 半導体基板の表面に形成された窪みは、
    複数条の直線溝状、同心円形溝状、同心正方形溝状、同
    心長方形溝状、螺旋形溝状のいずれかであることを特徴
    とする請求項１記載の半導体装置。
  3. 【請求項３】 半導体基板の上面には電界効果トランジ
    スタの各電極が形成されており、窪みの内面および上記
    半導体基板表面の上記窪みの周辺部に一体的に形成され
    た金属層はマイクロストリップ配線を構成し、該マイク
    ロストリップ配線は上記電界効果トランジスタのソース
    電極に接続されていることを特徴とする請求項１記載の
    半導体装置。
  4. 【請求項４】 上面に複数の穴または溝状の窪みが形成
    された半導体基板と、上記窪み内に充填された導電性物
    質と、該導電性物質の上面と接触して上記半導体基板表
    面の一部に形成された金属層と、上記窪みが形成された
    部分の直下に上記半導体基板の裏面から上記窪みに達す
    る深さに形成されたバイアホールと、該バイアホール内
    および上記半導体基板の裏面に形成され、上記窪み内の
    上記導電性物質に接続された接地電極とからなる半導体
    装置。
  5. 【請求項５】 半導体基板の表面に形成された窪みは、
    複数条の直線溝状、同心円形溝状、同心正方形溝状、同
    心長方形溝状、螺旋形溝状のいずれかであることを特徴
    とする請求項４記載の半導体装置。
  6. 【請求項６】 半導体基板の上面には電界効果トランジ
    スタの各電極が形成されており、導電性物質の上面と接
    触して上記半導体基板表面の一部に形成された金属層は
    マイクロストリップ配線を構成し、該マイクロストリッ
    プ配線は上記電界効果トランジスタのソース電極に接続
    されていることを特徴とする請求項４記載の半導体装
    置。
  7. 【請求項７】 導電性物質は、Ｓｉ、ＡｌＧａＡｓ、Ｉ
    ｎＧａＡｓ等の半導体、Ａｕ、Ｃｕ等の金属から選ばれ
    た物質であることを特徴とする請求項４記載の半導体装
    置。
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