JPH05102336A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05102336A JPH05102336A JP26012791A JP26012791A JPH05102336A JP H05102336 A JPH05102336 A JP H05102336A JP 26012791 A JP26012791 A JP 26012791A JP 26012791 A JP26012791 A JP 26012791A JP H05102336 A JPH05102336 A JP H05102336A
- Authority
- JP
- Japan
- Prior art keywords
- insulating substrate
- semiconductor device
- semiconductor chip
- layer insulating
- via hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 集積度が高く、高性能，高信頼性の半導体装
置を得る。 【構成】 複数の絶縁性基板１２〜１５を積層して側面
が階段状のキャビティ２０内に導電板１８を設け、この
導電板１８上および第１層絶縁性基板１２上に半導体チ
ップ１６を接着するとともに、多層絶縁性基板にバイア
ホール２１を形成したことを特徴としている。 【効果】 半導体チップの集積度が向上し、半導体チッ
プにバイアホールを介して任意の電位が印加でき、高性
能，高信頼性の半導体装置を実現できる。
置を得る。 【構成】 複数の絶縁性基板１２〜１５を積層して側面
が階段状のキャビティ２０内に導電板１８を設け、この
導電板１８上および第１層絶縁性基板１２上に半導体チ
ップ１６を接着するとともに、多層絶縁性基板にバイア
ホール２１を形成したことを特徴としている。 【効果】 半導体チップの集積度が向上し、半導体チッ
プにバイアホールを介して任意の電位が印加でき、高性
能，高信頼性の半導体装置を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
にそのパッケージ構造に関するものである。
にそのパッケージ構造に関するものである。
【０００２】
【従来の技術】図２は従来のパッケージを用いた半導体
装置を示す断面図であり、この図において、１は半導体
装置を示し、２は母材となるスタッドで、金属やメタラ
イズされたセラミック等により構成される。３はメタラ
イズパターンが形成されたセラミック、４はシール用セ
ラミック、５は前記スタッド２に接着された半導体チッ
プ、６はこの半導体チップ５とメタライズパターンが形
成されたセラミック３とを電気的に接続するワイヤ、７
は前記シール用セラミック４上に接着されたキャップで
ある。
装置を示す断面図であり、この図において、１は半導体
装置を示し、２は母材となるスタッドで、金属やメタラ
イズされたセラミック等により構成される。３はメタラ
イズパターンが形成されたセラミック、４はシール用セ
ラミック、５は前記スタッド２に接着された半導体チッ
プ、６はこの半導体チップ５とメタライズパターンが形
成されたセラミック３とを電気的に接続するワイヤ、７
は前記シール用セラミック４上に接着されたキャップで
ある。
【０００３】図２において、半導体装置１は、外部回路
よりメタライズパターンが形成されたセラミック３およ
びワイヤ６を介して入力信号およびバイアスが印加さ
れ、半導体チップ５に入力される。半導体チップ５で所
定の信号変換されたのち、ワイヤ６およびメタライズパ
ターンが形成されたセラミック３を介して外部回路に出
力される。動作時の半導体チップ５の発熱は半導体チッ
プ５の裏面よりスタッド２を介して外部に放熱される。
また、図２に示すように、半導体チップ５が複数個に亙
り直並列接続されている場合は、全体を気密封止するこ
とが一般に行われている。
よりメタライズパターンが形成されたセラミック３およ
びワイヤ６を介して入力信号およびバイアスが印加さ
れ、半導体チップ５に入力される。半導体チップ５で所
定の信号変換されたのち、ワイヤ６およびメタライズパ
ターンが形成されたセラミック３を介して外部回路に出
力される。動作時の半導体チップ５の発熱は半導体チッ
プ５の裏面よりスタッド２を介して外部に放熱される。
また、図２に示すように、半導体チップ５が複数個に亙
り直並列接続されている場合は、全体を気密封止するこ
とが一般に行われている。
【０００４】
【発明が解決しようとする課題】従来の半導体装置１は
以上のように構成されているので、例えば半導体チップ
５を４チップ接続する場合には、スタッド２の大きさを
４チップ分必要とするため、半導体装置１の面積が大き
くなり、その結果、この半導体装置１を使用したシステ
ムも大きくなり、集積化が困難であるとともに、半導体
チップ５の裏面に異なる電位を印加してバックゲート効
果を抑制するためには、スタッド２の形状や構造が複雑
になり、高価なものになってしまうという問題点があっ
た。
以上のように構成されているので、例えば半導体チップ
５を４チップ接続する場合には、スタッド２の大きさを
４チップ分必要とするため、半導体装置１の面積が大き
くなり、その結果、この半導体装置１を使用したシステ
ムも大きくなり、集積化が困難であるとともに、半導体
チップ５の裏面に異なる電位を印加してバックゲート効
果を抑制するためには、スタッド２の形状や構造が複雑
になり、高価なものになってしまうという問題点があっ
た。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、半導体装置の集積度を向上させ
るとともに、半導体装置内に構成される複数の半導体チ
ップにそれぞれ異なる電位を印加できる半導体装置を実
現することを目的とする。
ためになされたもので、半導体装置の集積度を向上させ
るとともに、半導体装置内に構成される複数の半導体チ
ップにそれぞれ異なる電位を印加できる半導体装置を実
現することを目的とする。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は、メタライズされたパターンを有する複数の絶縁基板
を積層して側面が上方に次第に開く階段状のキャビティ
形成し、前記キャビティ内の２層目以上の絶縁性基板に
またがって導電板を設け、この導電板上および所定の絶
縁性基板上に半導体チップを接着し、各半導体チップと
絶縁性基板のメタライズ部とをワイヤボンディングし、
半導体チップの高集積化をはかったものである。
は、メタライズされたパターンを有する複数の絶縁基板
を積層して側面が上方に次第に開く階段状のキャビティ
形成し、前記キャビティ内の２層目以上の絶縁性基板に
またがって導電板を設け、この導電板上および所定の絶
縁性基板上に半導体チップを接着し、各半導体チップと
絶縁性基板のメタライズ部とをワイヤボンディングし、
半導体チップの高集積化をはかったものである。
【０００７】さらに、複数の絶縁性基板を積層した多層
絶縁性基板のうち所要の絶縁性基板を貫通するバイアホ
ールを形成し、このバイアホールを介して任意の電位を
各半導体チップに印加する構成としたものである。
絶縁性基板のうち所要の絶縁性基板を貫通するバイアホ
ールを形成し、このバイアホールを介して任意の電位を
各半導体チップに印加する構成としたものである。
【０００８】
【作用】本発明においては、半導体チップが層状に配置
されることから、高集積化に有効であるとともに、多層
絶縁性基板を貫通するバイアホールによって外部より任
意の電位を半導体チップに印加することができ、半導体
チップのバックゲート効果を抑制することができる。
されることから、高集積化に有効であるとともに、多層
絶縁性基板を貫通するバイアホールによって外部より任
意の電位を半導体チップに印加することができ、半導体
チップのバックゲート効果を抑制することができる。
【０００９】
【実施例】以下、本発明の一実施例を図１について説明
する。図１において、１１は本発明による半導体装置を
示し、１２は第１層絶縁性基板、１３は第２層絶縁性基
板、１４は第３層絶縁性基板、１５は第４層絶縁性基板
であり、これら各層絶縁性基板１２〜１５で構成される
多層絶縁性基板は、各層間に所定のメタライズパターン
が形成されており、例えば低温焼結セラミック等で一体
型に形成されている。第１層絶縁性基板１２にはその凹
部１２ａに半導体チップ１６が載置され、この半導体チ
ップ１６の電極と第１層絶縁性基板１２上のメタライズ
パターンとがワイヤ１７を介して電気的に接続されてい
る。第２層絶縁性基板１３上には導電板１８として、例
えば金属板が接着され、さらにこの上に半導体チップ１
６が載置され、この半導体チップ１６と第３層絶縁性基
板１４上のメタライズパターンとがワイヤ１７を介して
電気的に接続されている。１９は内部を気密封止するキ
ャップを示し、これにより階段状に形成された多層絶縁
性基板の階段部が対向したキャビティ２０が形成されて
いる。２１は前記導電板１８にバイアスを印加するため
の多層絶縁性基板を貫通するバイアホールを示し、図１
では接地電極として示している。
する。図１において、１１は本発明による半導体装置を
示し、１２は第１層絶縁性基板、１３は第２層絶縁性基
板、１４は第３層絶縁性基板、１５は第４層絶縁性基板
であり、これら各層絶縁性基板１２〜１５で構成される
多層絶縁性基板は、各層間に所定のメタライズパターン
が形成されており、例えば低温焼結セラミック等で一体
型に形成されている。第１層絶縁性基板１２にはその凹
部１２ａに半導体チップ１６が載置され、この半導体チ
ップ１６の電極と第１層絶縁性基板１２上のメタライズ
パターンとがワイヤ１７を介して電気的に接続されてい
る。第２層絶縁性基板１３上には導電板１８として、例
えば金属板が接着され、さらにこの上に半導体チップ１
６が載置され、この半導体チップ１６と第３層絶縁性基
板１４上のメタライズパターンとがワイヤ１７を介して
電気的に接続されている。１９は内部を気密封止するキ
ャップを示し、これにより階段状に形成された多層絶縁
性基板の階段部が対向したキャビティ２０が形成されて
いる。２１は前記導電板１８にバイアスを印加するため
の多層絶縁性基板を貫通するバイアホールを示し、図１
では接地電極として示している。
【００１０】本発明による半導体装置１１は、外部回路
よりメタライズパターンが形成された第１層絶縁性基板
１２または第３層絶縁性基板１４よりワイヤ１７を介し
て入力信号またはバイアスが印加され、半導体チップ１
６に入力される。半導体チップ１６で所定の信号変換が
行われたのち、順次他の半導体チップ１６で他の所定の
信号変換が行われ、ワイヤ１７を介して第１層絶縁性基
板１２または第３層絶縁性基板１４より外部回路に出力
される。動作時の半導体チップ１６の発熱は半導体チッ
プ１６の裏面より第１層絶縁性基板１２の載置部に設け
られたバイアホール２１等により外部に放熱される。ま
た、半導体チップ１６は導電板１８やキャップ１９によ
り気密封止されている。導電板１８は、第２層絶縁性基
板１３および第１層絶縁性基板１２を貫通するバイアホ
ール２１により第１層絶縁性基板１２の裏面メタライズ
に接続され、接地されている。
よりメタライズパターンが形成された第１層絶縁性基板
１２または第３層絶縁性基板１４よりワイヤ１７を介し
て入力信号またはバイアスが印加され、半導体チップ１
６に入力される。半導体チップ１６で所定の信号変換が
行われたのち、順次他の半導体チップ１６で他の所定の
信号変換が行われ、ワイヤ１７を介して第１層絶縁性基
板１２または第３層絶縁性基板１４より外部回路に出力
される。動作時の半導体チップ１６の発熱は半導体チッ
プ１６の裏面より第１層絶縁性基板１２の載置部に設け
られたバイアホール２１等により外部に放熱される。ま
た、半導体チップ１６は導電板１８やキャップ１９によ
り気密封止されている。導電板１８は、第２層絶縁性基
板１３および第１層絶縁性基板１２を貫通するバイアホ
ール２１により第１層絶縁性基板１２の裏面メタライズ
に接続され、接地されている。
【００１１】上記のように、キャビティ２０の両側面を
階段状に形成して、半導体チップ１６を層状に載置する
ことにより、高集積化が可能となる。また、各半導体チ
ップ１６には、バイアホール２１を介して任意のバイア
スを印加することができる。
階段状に形成して、半導体チップ１６を層状に載置する
ことにより、高集積化が可能となる。また、各半導体チ
ップ１６には、バイアホール２１を介して任意のバイア
スを印加することができる。
【００１２】なお、上記実施例では、半導体チップ１６
の階層数として２層の場合について説明したが、２層以
上であっても同様の効果を得ることができる。また、導
電板１８は第２層および第１層絶縁性基板１３，１２を
貫通するバイアホール２１を介して接地される構造につ
いて述べたが、第２層絶縁性基板１３のみにバイアホー
ル２１を形成し、第１層絶縁性基板１２上のメタライズ
パターンに接続し任意のバイアスを印加することもでき
る。さらに、半導体チップ１６の気密封止は、キャップ
１９のみにより行う構成としてもよい。
の階層数として２層の場合について説明したが、２層以
上であっても同様の効果を得ることができる。また、導
電板１８は第２層および第１層絶縁性基板１３，１２を
貫通するバイアホール２１を介して接地される構造につ
いて述べたが、第２層絶縁性基板１３のみにバイアホー
ル２１を形成し、第１層絶縁性基板１２上のメタライズ
パターンに接続し任意のバイアスを印加することもでき
る。さらに、半導体チップ１６の気密封止は、キャップ
１９のみにより行う構成としてもよい。
【００１３】
【発明の効果】以上説明したように、本発明は、複数の
絶縁性基板が積層され両側面が階段状に形成されたキャ
ビティ内の第１層絶縁性基板上および第２層目以上の絶
縁性基板のそれぞれにまたがって配置された導電板上に
半導体チップを載置し、それぞれの半導体チップと絶縁
性基板のメタライズ部とをワイヤにより接続する構成と
したので、半導体チップの集積度を高くすることができ
る。
絶縁性基板が積層され両側面が階段状に形成されたキャ
ビティ内の第１層絶縁性基板上および第２層目以上の絶
縁性基板のそれぞれにまたがって配置された導電板上に
半導体チップを載置し、それぞれの半導体チップと絶縁
性基板のメタライズ部とをワイヤにより接続する構成と
したので、半導体チップの集積度を高くすることができ
る。
【００１４】また、多層絶縁性基板を貫通するバイアホ
ールを形成することにより、半導体チップに任意のバイ
アスを印加することができ、バックゲート効果を抑制す
ることができ、性能の向上がはかれる。
ールを形成することにより、半導体チップに任意のバイ
アスを印加することができ、バックゲート効果を抑制す
ることができ、性能の向上がはかれる。
【図１】本発明の一実施例による半導体装置の断面図で
ある。
ある。
【図２】従来の半導体装置の断面図である。
１１ 半導体装置 １２ 第１層絶縁性基板 １３ 第２層絶縁性基板 １４ 第３層絶縁性基板 １５ 第４層絶縁性基板 １６ 半導体チップ １７ ワイヤ １８ 導電板 １９ キャップ ２０ キャビティ ２１ バイアホール
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7220−4Ｍ Ｈ０１Ｌ 25/04 Ｚ
Claims (2)
- 【請求項１】 メタライズされたパターンを有する複数
の絶縁性基板を積層して側面が上方に次第に開く階段状
のキャビティを構成し、第２層目以上の絶縁性基板のそ
れぞれにまたがって導電板を配置し、第１層目の絶縁性
基板上および前記導電板上のそれぞれに半導体チップを
載置するとともに、前記各半導体チップと前記各絶縁性
基板のメタライズ部とをワイヤボンディングしたことを
特徴とする半導体装置。 - 【請求項２】 複数の絶縁性基板を積層した多層絶縁性
基板のうち所要の絶縁性基板を貫通するバイアホールを
形成し、このバイアホールを介して半導体チップのそれ
ぞれに任意の電位を印加する構成としたことを特徴とす
る請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26012791A JPH05102336A (ja) | 1991-10-08 | 1991-10-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26012791A JPH05102336A (ja) | 1991-10-08 | 1991-10-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102336A true JPH05102336A (ja) | 1993-04-23 |
Family
ID=17343673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26012791A Pending JPH05102336A (ja) | 1991-10-08 | 1991-10-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102336A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000021135A1 (en) * | 1998-10-02 | 2000-04-13 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
| US6890798B2 (en) * | 1999-06-08 | 2005-05-10 | Intel Corporation | Stacked chip packaging |
| JP2007027684A (ja) * | 2005-06-15 | 2007-02-01 | Kyocera Corp | 電子部品モジュール |
| CN119208315A (zh) * | 2024-09-11 | 2024-12-27 | 四川航天电子设备研究所 | 一种用于微波模块金属封装的三维互连结构及制作方法 |
-
1991
- 1991-10-08 JP JP26012791A patent/JPH05102336A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000021135A1 (en) * | 1998-10-02 | 2000-04-13 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
| US6890798B2 (en) * | 1999-06-08 | 2005-05-10 | Intel Corporation | Stacked chip packaging |
| JP2007027684A (ja) * | 2005-06-15 | 2007-02-01 | Kyocera Corp | 電子部品モジュール |
| CN119208315A (zh) * | 2024-09-11 | 2024-12-27 | 四川航天电子设备研究所 | 一种用于微波模块金属封装的三维互连结构及制作方法 |
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