JPS5988864A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5988864A JPS5988864A JP57199207A JP19920782A JPS5988864A JP S5988864 A JPS5988864 A JP S5988864A JP 57199207 A JP57199207 A JP 57199207A JP 19920782 A JP19920782 A JP 19920782A JP S5988864 A JPS5988864 A JP S5988864A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
２ ・＼ 。
産業上の利用分野
本発明はＩＣ，ＬＳＩ等の半導体集積回路の製造法に関
するものであり、特に高集積度、高密度実装技術を提供
するものである。
するものであり、特に高集積度、高密度実装技術を提供
するものである。
従来例の構成とその問題点
システム機器の小型化、高密度化の要求に伴ない、その
主要構成要素である半導体集積回路（以下ＬＳＩと略称
する）も高集積度化、高密度化が望寸れる。
主要構成要素である半導体集積回路（以下ＬＳＩと略称
する）も高集積度化、高密度化が望寸れる。
これらの要望に答えるべくパッケージの小型化或は新規
な高密度実装方式が種々提案されている。
な高密度実装方式が種々提案されている。
その−例を第１図のフリンプチップ法により説明する。
第１図に於いて、セラミック基板１の主面上には、配線
パターン２及び外部電極端子３が設けてあり、更にＬＳ
Ｉチップ４の電極部（図示せず）を、同基板上の配線パ
ターン２の所定部位に接続するための内部電極（図示せ
ず）が配置された構成となっている。
パターン２及び外部電極端子３が設けてあり、更にＬＳ
Ｉチップ４の電極部（図示せず）を、同基板上の配線パ
ターン２の所定部位に接続するための内部電極（図示せ
ず）が配置された構成となっている。
ＬＳＩチ１．プ４とセラミック基板１上の配線パターン
との接続は、チップ或は基板上に設けた接続用電極（バ
ンプ或はペデスタル）によりリフロ一方式などで両者を
直接接続する方法が用いられている。
との接続は、チップ或は基板上に設けた接続用電極（バ
ンプ或はペデスタル）によりリフロ一方式などで両者を
直接接続する方法が用いられている。
本方法によれば、同一配線基板上に複数個のＬＳＩチッ
プが載置出来、更にＬＳＩチップ相互間の配線が出来る
ため、旧来の方法に比較すると高密度なＴＳＩＳ製実装
法現提供することが出来る。
プが載置出来、更にＬＳＩチップ相互間の配線が出来る
ため、旧来の方法に比較すると高密度なＴＳＩＳ製実装
法現提供することが出来る。
しかしながら本説明に示した如き実装法には以下に示す
問題点を有するものである。
問題点を有するものである。
即ち、同一基板上に複数のＬＳＩチップを二次元的に配
置するため、実装するＬＳＩチップの個数が増加するに
したがって、基板面積は増大する。
置するため、実装するＬＳＩチップの個数が増加するに
したがって、基板面積は増大する。
また、これらの実装を行なった基板は気密封正式はプラ
スチックモールド等の方法に依り、機械的強度を保持さ
せると共にチップ表面部位に対する水分等の影響からの
保護措置を講じる必要があり、特に後者の場合チップ表
面保護膜、所謂パｙシペーション膜の品質が、該半導体
装置の信頼性の大きな影響を及はしている。
スチックモールド等の方法に依り、機械的強度を保持さ
せると共にチップ表面部位に対する水分等の影響からの
保護措置を講じる必要があり、特に後者の場合チップ表
面保護膜、所謂パｙシペーション膜の品質が、該半導体
装置の信頼性の大きな影響を及はしている。
発明の目的
本発明は上述の諸問題について鑑みなされたものであり
、ＬＳＩチップの高密度実装を実現すると共に、信頼性
の高い半導体装置を提供することを目的とした半導体装
置の製造法に係るものである０ 発明の構成 本発明は高密度、高信頼度実装を実現する為に主ＬＳＩ
基板の主面上に、該ＬＳＩ基板寸法より少なくとも２辺
の寸法が小さい従基板の主面を、該ＬＳＩ基板の主面に
対向させて載置し、両者電気的結合をノくンフ’３４ペ
デスタルにより行なわせしめると共に主基板、及び従基
板の主面に形成された機能素子構成時を包囲すべく形成
した、周壁状バンプ或はペデスタルにより、主基板上に
従基板を溶着し、該機能素子領域部を気密封止する製造
法によって得られる半導体装置である。
、ＬＳＩチップの高密度実装を実現すると共に、信頼性
の高い半導体装置を提供することを目的とした半導体装
置の製造法に係るものである０ 発明の構成 本発明は高密度、高信頼度実装を実現する為に主ＬＳＩ
基板の主面上に、該ＬＳＩ基板寸法より少なくとも２辺
の寸法が小さい従基板の主面を、該ＬＳＩ基板の主面に
対向させて載置し、両者電気的結合をノくンフ’３４ペ
デスタルにより行なわせしめると共に主基板、及び従基
板の主面に形成された機能素子構成時を包囲すべく形成
した、周壁状バンプ或はペデスタルにより、主基板上に
従基板を溶着し、該機能素子領域部を気密封止する製造
法によって得られる半導体装置である。
実施例の説明
本発明による半導体装置の製造法の実施例を第２図以下
により説明する。
により説明する。
６、−７
第２図は本発明の一例を示した半導体装置の主基板５（
第２図Ａ）及び従基板６（第２図Ｂ）の主面部を示す平
面略図である。
第２図Ａ）及び従基板６（第２図Ｂ）の主面部を示す平
面略図である。
基板６及び基板６には夫夫その中央部に半導体装置とし
ての機能素子領域７，７′を有し、その外周域には電極
部８，８′が形成してあり、同電極群８．８′と機能素
子領域７，７′は夫夫ＡＬ配線パターン（図示せず）に
より接続されている。
ての機能素子領域７，７′を有し、その外周域には電極
部８，８′が形成してあり、同電極群８．８′と機能素
子領域７，７′は夫夫ＡＬ配線パターン（図示せず）に
より接続されている。
以上の如き基本構成を有する主基板５に対する従基板６
の、電気的、物理的結合は所謂フリ・ノブチップ方式に
より行なう。
の、電気的、物理的結合は所謂フリ・ノブチップ方式に
より行なう。
即ち従基板６の電極群８′に対応した位置に当る主基板
５上の機能素子領域７部には、主基板５の機能素子と従
基板６に構成した機能素子を電気的に結合する接続電極
９を、ＡＬ或はＭＯ等の電極配線素材を用い、主基板６
の機能素子構成時の配線用ホトプロセスにより同時に形
成する。
５上の機能素子領域７部には、主基板５の機能素子と従
基板６に構成した機能素子を電気的に結合する接続電極
９を、ＡＬ或はＭＯ等の電極配線素材を用い、主基板６
の機能素子構成時の配線用ホトプロセスにより同時に形
成する。
次に第３図の断面略図に示す如く、主基板５の表面全域
に保護膜層１ｏを形成し、電極パッド８及び接続電極９
部の保護膜を選択的に除去し画定６ベー、゛ 極部位８，９を露出させ、しかる後接続電極部に対し接
合金属層所謂ペデスタル１１を形成する。 ゛
同ペデスタルの形成、構造は第４図に示す如く、まづ、
電極金屑材料（例へばＡＬ）と保護膜材料（例へばＳｉ
Ｏ２）の接着力の高い接着層１２を、’ｒｉ。
に保護膜層１ｏを形成し、電極パッド８及び接続電極９
部の保護膜を選択的に除去し画定６ベー、゛ 極部位８，９を露出させ、しかる後接続電極部に対し接
合金属層所謂ペデスタル１１を形成する。 ゛
同ペデスタルの形成、構造は第４図に示す如く、まづ、
電極金屑材料（例へばＡＬ）と保護膜材料（例へばＳｉ
Ｏ２）の接着力の高い接着層１２を、’ｒｉ。
Ｃｒ 、 ＮｉＣｒ等の金属により形成し、次に同層上
に対し接合金属とＡＬ等の電極材料との反応を抑制する
バリア金属層１３をＰｔ 、Ｐｂ、Ｎｉ 、Ｒｈ 、Ｃ
ｕ等の金属を用いて積層し、しかる後ペデスタル材であ
るＳ ｎ −Ｐ ｂ 、 Ｓ ｎ−Ａｇ等からなる半田
合金に依りなるペデスタル１１を同層上に１０μｍ〜数
１０μｍの高さで形成する。
に対し接合金属とＡＬ等の電極材料との反応を抑制する
バリア金属層１３をＰｔ 、Ｐｂ、Ｎｉ 、Ｒｈ 、Ｃ
ｕ等の金属を用いて積層し、しかる後ペデスタル材であ
るＳ ｎ −Ｐ ｂ 、 Ｓ ｎ−Ａｇ等からなる半田
合金に依りなるペデスタル１１を同層上に１０μｍ〜数
１０μｍの高さで形成する。
この時、従基板６の電極８′部に対しても、同様に接着
層金属１２及びバリア金属層１３を積層形成する。なお
、接合金属ペデスタルは上記例では主基板６上に設けた
例で説明したが、従基板６上に接合金属層を構成した所
謂バンプを設ける方式であっても何ら支障はない。
層金属１２及びバリア金属層１３を積層形成する。なお
、接合金属ペデスタルは上記例では主基板６上に設けた
例で説明したが、従基板６上に接合金属層を構成した所
謂バンプを設ける方式であっても何ら支障はない。
上記接合電極金属層であるペデスタル或はバンプ形成時
に、第２図Ａ、Ｂ及び第３図〜第５図に示す如く、主基
板５の接続電極パッド９２ｉＹの外周域でかつ従基板６
の電極パッド９群と同基板の周縁部の間の領域に、機能
素子領域７，７′部を包囲する形状の封止金属層１４を
同時に形成する。
に、第２図Ａ、Ｂ及び第３図〜第５図に示す如く、主基
板５の接続電極パッド９２ｉＹの外周域でかつ従基板６
の電極パッド９群と同基板の周縁部の間の領域に、機能
素子領域７，７′部を包囲する形状の封止金属層１４を
同時に形成する。
即ち、主基板５トにペデスタルを構成する構造の場合に
は、第３図、第４図の様に接続電極バッド９−４−に接
着層金属１２及びバリア金属１３を形成すると共に、封
止金属層１４形成部位に対しても同様に上記金属層１２
．１３を形成し、ペデスタル９形成時においては、同部
位には半ａ］金属による村山金属層１４を同時に形成す
るものである。
は、第３図、第４図の様に接続電極バッド９−４−に接
着層金属１２及びバリア金属１３を形成すると共に、封
止金属層１４形成部位に対しても同様に上記金属層１２
．１３を形成し、ペデスタル９形成時においては、同部
位には半ａ］金属による村山金属層１４を同時に形成す
るものである。
なお同領域は通常絶縁膜である保護膜１０」−に形成す
るため、ペデスタル（或はバンプ）金層と下地金属の反
応を抑制する目的のバリア金属枠３の存在は必要としな
いが、ペデスタル（或はバンプ）形成プロセスと同時に
形成する関係上同領域に対してもバリア金属層１３が形
成されている。
るため、ペデスタル（或はバンプ）金層と下地金属の反
応を抑制する目的のバリア金属枠３の存在は必要としな
いが、ペデスタル（或はバンプ）形成プロセスと同時に
形成する関係上同領域に対してもバリア金属層１３が形
成されている。
以上の如く、ペデスタル或はバンプの形成と同時に、同
一素材からなる封止金属層１４を有する、主基板５と従
基板６を、通常のノリノブチッププロセスにより、第６
図の如く主基板５−」二に従基板６を所定の位置に設置
した後、半Ｈ］リフロー処理を施こせば、主基板５上の
機能素子と従基板６−１−の機能素子は電気的に結合さ
れると共に、封止金属層１４により主基板５と従基板６
は従基板６の周縁域全面に亘り結合され、夫夫の基板上
に構成しである機能素子領域７．γ′は同封止金属層１
４により外気より気密封止がなされる。
一素材からなる封止金属層１４を有する、主基板５と従
基板６を、通常のノリノブチッププロセスにより、第６
図の如く主基板５−」二に従基板６を所定の位置に設置
した後、半Ｈ］リフロー処理を施こせば、主基板５上の
機能素子と従基板６−１−の機能素子は電気的に結合さ
れると共に、封止金属層１４により主基板５と従基板６
は従基板６の周縁域全面に亘り結合され、夫夫の基板上
に構成しである機能素子領域７．γ′は同封止金属層１
４により外気より気密封止がなされる。
しかる後主基板５の周辺部に設けた電極８を、パッケー
ジのリード電極とワイヤ接続し、プラスチンクパノケー
ジで封止を行ない１′導体装置を完成させる。
ジのリード電極とワイヤ接続し、プラスチンクパノケー
ジで封止を行ない１′導体装置を完成させる。
なお本発明の上記実施例では主基板及び従基板共に機能
素子を構成し、実装密度を高めると共に機能素子部の気
密」Ｎ止を行なう製造法により説明したが、実装密度の
向上に対する要望が比較的少ない場合には、機能素子は
主基板−」二にのみ構成し、従基板は、金属薄板或はセ
ラミック薄板を用いて該機能素子部を気密封止する製造
法を採用することも出来る。
素子を構成し、実装密度を高めると共に機能素子部の気
密」Ｎ止を行なう製造法により説明したが、実装密度の
向上に対する要望が比較的少ない場合には、機能素子は
主基板−」二にのみ構成し、従基板は、金属薄板或はセ
ラミック薄板を用いて該機能素子部を気密封止する製造
法を採用することも出来る。
発明の効果
本発明は実施例において記載した如く、機能素子を有す
る主基板の主面上に、他の機能素子を有する従基板を近
接対向装置し両者を電気的、物理的に結合させているた
め高集積度、高密度の実装が可能となり小型化実装法を
容易に提供するものである。
る主基板の主面上に、他の機能素子を有する従基板を近
接対向装置し両者を電気的、物理的に結合させているた
め高集積度、高密度の実装が可能となり小型化実装法を
容易に提供するものである。
捷だ、上記両者の物理的結合が機能素子領域の周囲全域
で形成しているため、機能素子領域は気密封止構造とな
り、同領域への水分等の侵入が阻ＩＦされ信頼性の高い
半導体装置となすことが出来る。
で形成しているため、機能素子領域は気密封止構造とな
り、同領域への水分等の侵入が阻ＩＦされ信頼性の高い
半導体装置となすことが出来る。
よって、外囲器を例へばフィルムギヤリア方法等の小型
実装を用いる場合においても、外囲器は電極リードと物
理的２機械的強度を保持する機能のみを有すれば良く、
同外囲器による対耐湿性機能が不用となり、その構造を
簡単なものとなることが出来、小型化の推進に寄与する
ことが大きい。
実装を用いる場合においても、外囲器は電極リードと物
理的２機械的強度を保持する機能のみを有すれば良く、
同外囲器による対耐湿性機能が不用となり、その構造を
簡単なものとなることが出来、小型化の推進に寄与する
ことが大きい。
第１図は従来のフＩＪ ノブチップ方式を／Ｊ＜す平面
１０１、−７ 図、第２図Ａは本発明の実装例を示す主基板の平面図、
第２図Ｂは本発明の実施例を示す従基板（第２図Ｂ）の
平面図、第３図は同主基板の断面図、ケ 第４図は同拡大図、第壕図は従基板の断面図、第１図は
本発明により構成した半導体装置の断面図である。 ５・・・・・主基板、６・・・・・従基板、７，７′・
・・・・・半導体装置の機能素子領域、８ ・外部引出
電極図バッド、９・・・・接続電極パッド、９′・・・
・・・従基板上の接続電極パッド、１０・・・・・パッ
シベーション膜、１１ ・・・接合金属層、１２・・・
・・接着層金属層、１３・・・・バリア金属層、１４・
・・・・・封止金属層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｑ）
乙 し■ 第３図 第４図
１０１、−７ 図、第２図Ａは本発明の実装例を示す主基板の平面図、
第２図Ｂは本発明の実施例を示す従基板（第２図Ｂ）の
平面図、第３図は同主基板の断面図、ケ 第４図は同拡大図、第壕図は従基板の断面図、第１図は
本発明により構成した半導体装置の断面図である。 ５・・・・・主基板、６・・・・・従基板、７，７′・
・・・・・半導体装置の機能素子領域、８ ・外部引出
電極図バッド、９・・・・接続電極パッド、９′・・・
・・・従基板上の接続電極パッド、１０・・・・・パッ
シベーション膜、１１ ・・・接合金属層、１２・・・
・・接着層金属層、１３・・・・バリア金属層、１４・
・・・・・封止金属層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｑ）
乙 し■ 第３図 第４図
Claims (2)
- （１）半導体装置の機能素子をその主面中火部に構成し
た半導体主基板上に、少なくとも２辺が該主基板寸法よ
り小さい機能素子をその主面中火部に造の半導体装置に
おいて、前記電気的結合を半田合金等のバンプ或はペデ
スタルで結合させると共に、該半導体基板の機能素子領
域をその内側に取囲む形状に構成した半田合金等の周壁
を、主基板と従基板を上の機能素子領域を気密封止結合
せしめた半導体装置の製造法。 - （２）従基板を、金属薄板或はセラミック薄板とし、同
薄板と主基板を気密封止結合させることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199207A JPS5988864A (ja) | 1982-11-12 | 1982-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199207A JPS5988864A (ja) | 1982-11-12 | 1982-11-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5988864A true JPS5988864A (ja) | 1984-05-22 |
Family
ID=16403914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57199207A Pending JPS5988864A (ja) | 1982-11-12 | 1982-11-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5988864A (ja) |
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1982
- 1982-11-12 JP JP57199207A patent/JPS5988864A/ja active Pending
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