JPH05102408A - 切り込み型絶縁ゲート静電誘導トランジスタ集積回路 - Google Patents
切り込み型絶縁ゲート静電誘導トランジスタ集積回路Info
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- JPH05102408A JPH05102408A JP3243139A JP24313991A JPH05102408A JP H05102408 A JPH05102408 A JP H05102408A JP 3243139 A JP3243139 A JP 3243139A JP 24313991 A JP24313991 A JP 24313991A JP H05102408 A JPH05102408 A JP H05102408A
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- insulated gate
- static induction
- induction transistor
- cut
- logic circuit
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、低電圧で動作させても高速であり、
なおかつ低消費電力のＣ−ＭＯＳ集積回路が得られる切
り込み型絶縁ゲート静電誘導トランジスタ集積回路を提
供することを目的とする。 【構成】本発明は、待機時には電流が流れないようにし
きい値電圧が設計された切り込み型絶縁ゲート静電誘導
トランジスタによるエンハンスメント・モードＣ−ＭＯ
Ｓ論理回路と、待機時にも電流が僅かに流れるようにし
きい値電圧が設計された切り込み型絶縁ゲート静電誘導
トランジスタによるディプレッション・エンハンスメン
ト・モードＣ−ＭＯＳ論理回路を同一チップ上に集積
し、かつ前記ディプレッション・エンハンスメント・モ
ードＣ−ＭＯＳ論理回路は、少なくとも待機時消費電力
よりも平均的なスイッチング時消費電力が大きくなる部
分に用いられたことを特徴とするものである。
なおかつ低消費電力のＣ−ＭＯＳ集積回路が得られる切
り込み型絶縁ゲート静電誘導トランジスタ集積回路を提
供することを目的とする。 【構成】本発明は、待機時には電流が流れないようにし
きい値電圧が設計された切り込み型絶縁ゲート静電誘導
トランジスタによるエンハンスメント・モードＣ−ＭＯ
Ｓ論理回路と、待機時にも電流が僅かに流れるようにし
きい値電圧が設計された切り込み型絶縁ゲート静電誘導
トランジスタによるディプレッション・エンハンスメン
ト・モードＣ−ＭＯＳ論理回路を同一チップ上に集積
し、かつ前記ディプレッション・エンハンスメント・モ
ードＣ−ＭＯＳ論理回路は、少なくとも待機時消費電力
よりも平均的なスイッチング時消費電力が大きくなる部
分に用いられたことを特徴とするものである。
Description
【０００１】
【産業上の利用分野】本発明は高速・低消費電力の集積
回路に関し、特に低駆動電圧においても高速性を確保で
き、かつ低消費電力である切り込み型絶縁ゲート静電誘
導トランジスタ集積回路に関する。
回路に関し、特に低駆動電圧においても高速性を確保で
き、かつ低消費電力である切り込み型絶縁ゲート静電誘
導トランジスタ集積回路に関する。
【０００２】
【従来の技術】従来より低消費電力性を最も大きな特徴
とするＣ−ＭＯＳ集積回路が一般にランダム・ロジック
やメモリに多用されている。このＣ−ＭＯＳ集積回路で
は負荷容量Ｃに蓄積される電荷分が１回の状態変化（０
→１、１→０）のサイクルの中で消費され失われるエネ
ルギーとなる。従って、消費電力Ｐは Ｐ＝Ｃ×Ｖ2 ×ｆ （Ｖ：電源電圧、ｆ：動作周波数） …（１）
とするＣ−ＭＯＳ集積回路が一般にランダム・ロジック
やメモリに多用されている。このＣ−ＭＯＳ集積回路で
は負荷容量Ｃに蓄積される電荷分が１回の状態変化（０
→１、１→０）のサイクルの中で消費され失われるエネ
ルギーとなる。従って、消費電力Ｐは Ｐ＝Ｃ×Ｖ2 ×ｆ （Ｖ：電源電圧、ｆ：動作周波数） …（１）
【０００３】と表すことができる。この集積回路は定常
的には電流が流れずエネルギーが消費されないために原
理的に低消費電力である。しかしながら、通常のＣ−Ｍ
ＯＳ集積回路において用いられるＭＯＳトランジスタは
半導体と酸化膜の界面近傍のみをキャリアが移動するた
め駆動能力に乏しく、動作速度が遅いという欠点を有し
ていた。
的には電流が流れずエネルギーが消費されないために原
理的に低消費電力である。しかしながら、通常のＣ−Ｍ
ＯＳ集積回路において用いられるＭＯＳトランジスタは
半導体と酸化膜の界面近傍のみをキャリアが移動するた
め駆動能力に乏しく、動作速度が遅いという欠点を有し
ていた。
【０００４】このような欠点を克服し、高速スイッチン
グや高速・低消費電力集積回路用の素子として優れた性
能を発揮するトランジスタとして、本願発明者の一人か
ら切り込み型絶縁ゲート静電誘導トランジスタ（例え
ば、特願昭５２−１３７０７号）が提案されている。切
り込み型絶縁ゲート静電誘導トランジスタはドレイン電
界の効果がソースにまで及ぶように設計され、半導体・
絶縁膜界面のみならず基板中をも電流が流れるために不
飽和型電流電圧特性を有し、駆動能力が大きいなどの特
徴を持つだけでなく、原理的に浮遊容量を小さくできる
という利点も持ち合わせている。例えばデザイン・ルー
ル１μｍ、Ｕ字型溝の深さ０．５μｍで試作した切り込
み型絶縁ゲート静電誘導トランジスタのＣ−ＭＯＳ集積
回路に於いて、最少スイッチング時間４９ｐｓｅｃが消
費電力７ｍＷの時に得られている（J . Nishizawa et.a
l.,IEEE Trans. on Electron Devices, Vol.ED-37, No.
8,pp.1877-1883(1990)) 。
グや高速・低消費電力集積回路用の素子として優れた性
能を発揮するトランジスタとして、本願発明者の一人か
ら切り込み型絶縁ゲート静電誘導トランジスタ（例え
ば、特願昭５２−１３７０７号）が提案されている。切
り込み型絶縁ゲート静電誘導トランジスタはドレイン電
界の効果がソースにまで及ぶように設計され、半導体・
絶縁膜界面のみならず基板中をも電流が流れるために不
飽和型電流電圧特性を有し、駆動能力が大きいなどの特
徴を持つだけでなく、原理的に浮遊容量を小さくできる
という利点も持ち合わせている。例えばデザイン・ルー
ル１μｍ、Ｕ字型溝の深さ０．５μｍで試作した切り込
み型絶縁ゲート静電誘導トランジスタのＣ−ＭＯＳ集積
回路に於いて、最少スイッチング時間４９ｐｓｅｃが消
費電力７ｍＷの時に得られている（J . Nishizawa et.a
l.,IEEE Trans. on Electron Devices, Vol.ED-37, No.
8,pp.1877-1883(1990)) 。
【０００５】
【発明が解決しようとする課題】この切り込み型絶縁ゲ
ート静電誘導トランジスタのＣ−ＭＯＳ集積回路におい
ても、従来のＣ−ＭＯＳ集積回路と同様に負荷容量の充
放電によってのみ消費電力が決定されＣ×Ｖ2 ×ｆにな
るから、自乗で効いている電源電圧を下げることは低消
費電力化には有効である。しかし、電源電圧を下げるこ
とは素子の駆動能力を下げることになり、高速化には向
かなくなるという相反する面が現れることになった。
ート静電誘導トランジスタのＣ−ＭＯＳ集積回路におい
ても、従来のＣ−ＭＯＳ集積回路と同様に負荷容量の充
放電によってのみ消費電力が決定されＣ×Ｖ2 ×ｆにな
るから、自乗で効いている電源電圧を下げることは低消
費電力化には有効である。しかし、電源電圧を下げるこ
とは素子の駆動能力を下げることになり、高速化には向
かなくなるという相反する面が現れることになった。
【０００６】本発明は上記の事情に鑑みてなされたもの
で、低電圧で動作させても高速であり、なおかつ低消費
電力のＣ−ＭＯＳ集積回路が得られる切り込み型絶縁ゲ
ート静電誘導トランジスタ集積回路を提供することを目
的とする。
で、低電圧で動作させても高速であり、なおかつ低消費
電力のＣ−ＭＯＳ集積回路が得られる切り込み型絶縁ゲ
ート静電誘導トランジスタ集積回路を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明は上記課題を解決
するために、待機時には電流が流れないようにしきい値
電圧が設計された切り込み型絶縁ゲート静電誘導トラン
ジスタによるエンハンスメント・モードＣ−ＭＯＳ論理
回路と、待機時にも電流が僅かに流れるようにしきい値
電圧が設計された切り込み型絶縁ゲート静電誘導トラン
ジスタによるディプレッション・エンハンスメント・モ
ードＣ−ＭＯＳ論理回路を同一チップ上に集積し、かつ
前記ディプレッション・エンハンスメント・モードＣ−
ＭＯＳ論理回路は、少なくとも待機時消費電力よりも平
均的なスイッチング時消費電力が大きくなる部分に用い
られたことを特徴とするものである。
するために、待機時には電流が流れないようにしきい値
電圧が設計された切り込み型絶縁ゲート静電誘導トラン
ジスタによるエンハンスメント・モードＣ−ＭＯＳ論理
回路と、待機時にも電流が僅かに流れるようにしきい値
電圧が設計された切り込み型絶縁ゲート静電誘導トラン
ジスタによるディプレッション・エンハンスメント・モ
ードＣ−ＭＯＳ論理回路を同一チップ上に集積し、かつ
前記ディプレッション・エンハンスメント・モードＣ−
ＭＯＳ論理回路は、少なくとも待機時消費電力よりも平
均的なスイッチング時消費電力が大きくなる部分に用い
られたことを特徴とするものである。
【０００８】
【作用】本発明は、ゲート電圧がゼロの時にはドレイン
電流が流れない、いわゆるノーマリ・オフ型の従来の切
り込み型絶縁ゲート静電誘導トランジスタに対して、ゲ
ート電極となる多結晶シリコンの導電型を変えることに
よって、ゲート電圧がゼロの時にも若干のドレイン電流
が流れるが、低電圧でも駆動能力の大きい切り込み型絶
縁ゲート静電誘導トランジスタが同一チップ上に容易に
実現できることに着目した結果得られたものである。す
なわち、前者のトランジスタによるＣ−ＭＯＳ論理回路
は待機時には殆ど電力を消費しないが、低電圧では駆動
能力が小さく動作速度が遅い（エンハンスメント・モー
ドあるいはＥモードと呼ぶ）。これに対して後者のトラ
ンジスタを用いたＣ−ＭＯＳ論理回路は待機時にも電力
を消費してしまうが、低電圧においても十分な駆動能力
を得ることができ、高速であるという特徴を有している
（ディプレッション・エンハンスメント・モードあるい
はＤ／Ｅモードと呼ぶ）。従って、本発明では同一チッ
プ上に形成するＣ−ＭＯＳ集積回路の中で、少なくとも
動作が頻繁で待機時電力よりもスイッチングで消費され
る電力が大きい場合には、ディプレッション・エンハン
スメント・モードの論理回路を用い、待機時間が長い部
分にはエンハンスメント・モードの論理回路を用いる。
電流が流れない、いわゆるノーマリ・オフ型の従来の切
り込み型絶縁ゲート静電誘導トランジスタに対して、ゲ
ート電極となる多結晶シリコンの導電型を変えることに
よって、ゲート電圧がゼロの時にも若干のドレイン電流
が流れるが、低電圧でも駆動能力の大きい切り込み型絶
縁ゲート静電誘導トランジスタが同一チップ上に容易に
実現できることに着目した結果得られたものである。す
なわち、前者のトランジスタによるＣ−ＭＯＳ論理回路
は待機時には殆ど電力を消費しないが、低電圧では駆動
能力が小さく動作速度が遅い（エンハンスメント・モー
ドあるいはＥモードと呼ぶ）。これに対して後者のトラ
ンジスタを用いたＣ−ＭＯＳ論理回路は待機時にも電力
を消費してしまうが、低電圧においても十分な駆動能力
を得ることができ、高速であるという特徴を有している
（ディプレッション・エンハンスメント・モードあるい
はＤ／Ｅモードと呼ぶ）。従って、本発明では同一チッ
プ上に形成するＣ−ＭＯＳ集積回路の中で、少なくとも
動作が頻繁で待機時電力よりもスイッチングで消費され
る電力が大きい場合には、ディプレッション・エンハン
スメント・モードの論理回路を用い、待機時間が長い部
分にはエンハンスメント・モードの論理回路を用いる。
【０００９】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【００１０】図１は本発明に用いた切り込み型絶縁ゲー
ト静電誘導トランジスタのゲート電圧−ドレイン電流特
性である。図中の白抜きのプロットＡ及びＢがｐチャン
ネルトランジスタの特性であり、黒塗のプロットＣ及び
Ｄがｎチャンネルトランジスタの特性を表している。例
えばＡとＣはｎ型で高不純物密度の多結晶シリコンをゲ
ート電極とすることによって実現でき、またＢとＤはｐ
型で高不純物密度の多結晶シリコンをゲート電極とする
ことによって実現できる。ディプレッション・エンハン
スメント・モードの論理回路とは特性ＢとＣのトランジ
スタの組み合せの事を言う。この場合はゲート電圧がゼ
ロの時においてのそれぞれ約２×１０-5Ａ程度のドレイ
ン電流が流れることになる。従ってこの電流と電源電圧
との積で求められる電力が待機時に常に消費されること
になる。しかしながら、たとえ電源電圧が１．５Ｖのよ
うに低くなっても、５×１０-4Ａ程度の電流を流すこと
ができ、大きな駆動能力が得られる。一方、特性ＡとＤ
のトランジスタの組み合せがエンハンスメント・モード
の論理回路である。この場合はゲート電圧がゼロの時に
は殆ど電流が流れないために、待機時には電力が消費さ
れない。それと引き換えに電源電圧が１．５Ｖ以下のよ
うに低いときには１０-5Ａ以下程度の電流しか流すこと
ができず、大きな駆動能力が期待できない。
ト静電誘導トランジスタのゲート電圧−ドレイン電流特
性である。図中の白抜きのプロットＡ及びＢがｐチャン
ネルトランジスタの特性であり、黒塗のプロットＣ及び
Ｄがｎチャンネルトランジスタの特性を表している。例
えばＡとＣはｎ型で高不純物密度の多結晶シリコンをゲ
ート電極とすることによって実現でき、またＢとＤはｐ
型で高不純物密度の多結晶シリコンをゲート電極とする
ことによって実現できる。ディプレッション・エンハン
スメント・モードの論理回路とは特性ＢとＣのトランジ
スタの組み合せの事を言う。この場合はゲート電圧がゼ
ロの時においてのそれぞれ約２×１０-5Ａ程度のドレイ
ン電流が流れることになる。従ってこの電流と電源電圧
との積で求められる電力が待機時に常に消費されること
になる。しかしながら、たとえ電源電圧が１．５Ｖのよ
うに低くなっても、５×１０-4Ａ程度の電流を流すこと
ができ、大きな駆動能力が得られる。一方、特性ＡとＤ
のトランジスタの組み合せがエンハンスメント・モード
の論理回路である。この場合はゲート電圧がゼロの時に
は殆ど電流が流れないために、待機時には電力が消費さ
れない。それと引き換えに電源電圧が１．５Ｖ以下のよ
うに低いときには１０-5Ａ以下程度の電流しか流すこと
ができず、大きな駆動能力が期待できない。
【００１１】図２が本発明に用いた切り込み型絶縁ゲー
ト静電誘導トランジスタによる２種類のＣ−ＭＯＳ論理
回路の電源電圧に対する１回のスイッチング動作で消費
されるエネルギーの関係を示したものである。両者のト
ランジスタで負荷容量は同一と見なせるので、１回のス
イッチングで消費されるエネルギーに差はなく、電源電
圧の自乗に比例していることが分かる。
ト静電誘導トランジスタによる２種類のＣ−ＭＯＳ論理
回路の電源電圧に対する１回のスイッチング動作で消費
されるエネルギーの関係を示したものである。両者のト
ランジスタで負荷容量は同一と見なせるので、１回のス
イッチングで消費されるエネルギーに差はなく、電源電
圧の自乗に比例していることが分かる。
【００１２】次の図３が本発明に用いた切り込み型絶縁
ゲート静電誘導トランジスタによる２種類のＣ−ＭＯＳ
論理回路の電源電圧に対する最高動作周波数を示したも
のである。前記図１の駆動能力の差を反映して、ディプ
レッション・エンハンスメント・モードのトランジスタ
の方が低電圧でも最高動作周波数が高いことが分かる。
例えば、１．５Ｖの電源電圧の時、エンハンスメント・
モードでは約３５０ＭＨｚ程度までしか動作しないのに
対して、ディプレッション・エンハンスメント・モード
では約５．５ＧＨｚまで使用することができる。
ゲート静電誘導トランジスタによる２種類のＣ−ＭＯＳ
論理回路の電源電圧に対する最高動作周波数を示したも
のである。前記図１の駆動能力の差を反映して、ディプ
レッション・エンハンスメント・モードのトランジスタ
の方が低電圧でも最高動作周波数が高いことが分かる。
例えば、１．５Ｖの電源電圧の時、エンハンスメント・
モードでは約３５０ＭＨｚ程度までしか動作しないのに
対して、ディプレッション・エンハンスメント・モード
では約５．５ＧＨｚまで使用することができる。
【００１３】図４には電源電圧を１．５Ｖとしたとき
の、本発明に用いた切り込み型絶縁ゲート静電誘導トラ
ンジスタによる２種類のＣ−ＭＯＳ論理回路の動作周波
数と消費電力の関係を示した。ディプレッション・エン
ハンスメント・モードの論理回路では待機時にも電力が
消費されるために、動作周波数が下がって行ってもそれ
に比例して消費電力は低下しなくなる。逆に言えば、ス
イッチングで消費される電力が待機時電力を上回ってい
れば、ディプレッション・エンハンスメント・モードを
用いる意味があるということになる。エンハンスメント
・モードでは動作させ得ない周波数に対してディプレッ
ション・エンハンスメント・モードを用いるという構成
にしてもよい。
の、本発明に用いた切り込み型絶縁ゲート静電誘導トラ
ンジスタによる２種類のＣ−ＭＯＳ論理回路の動作周波
数と消費電力の関係を示した。ディプレッション・エン
ハンスメント・モードの論理回路では待機時にも電力が
消費されるために、動作周波数が下がって行ってもそれ
に比例して消費電力は低下しなくなる。逆に言えば、ス
イッチングで消費される電力が待機時電力を上回ってい
れば、ディプレッション・エンハンスメント・モードを
用いる意味があるということになる。エンハンスメント
・モードでは動作させ得ない周波数に対してディプレッ
ション・エンハンスメント・モードを用いるという構成
にしてもよい。
【００１４】図５に、本発明の構成によりトリガ・フリ
ップ・フロップ回路を用いて８段（１／２５６）分周器
を構成した場合の回路例を示す。トリガ・フリップ・フ
ロップ回路１から４までがディプレッション・エンハン
スメント・モードであり、トリガ・フリップ・フロップ
回路５から８までがエンハンスメント・モードである。
この分周器では端子１０に高周波電力を入力することに
よって端子１１に１／２５６の周波数の出力が得られ
る。最高動作周波数の高周波電力を入力した場合、１段
目は常に最高速度でスイッチングを繰り返している。２
段目では半分の周波数で動作し、４段目に至ると動作周
波数は１／１６になる。４段目でも待機時の消費電力に
対してスイッチングによる消費電力の方が大きいし、５
段目以降ではエンハンスメント・モードのトランジスタ
でも十分動作し得る。従って５段目以降をエンハンスメ
ント・モードとすることが有効である。
ップ・フロップ回路を用いて８段（１／２５６）分周器
を構成した場合の回路例を示す。トリガ・フリップ・フ
ロップ回路１から４までがディプレッション・エンハン
スメント・モードであり、トリガ・フリップ・フロップ
回路５から８までがエンハンスメント・モードである。
この分周器では端子１０に高周波電力を入力することに
よって端子１１に１／２５６の周波数の出力が得られ
る。最高動作周波数の高周波電力を入力した場合、１段
目は常に最高速度でスイッチングを繰り返している。２
段目では半分の周波数で動作し、４段目に至ると動作周
波数は１／１６になる。４段目でも待機時の消費電力に
対してスイッチングによる消費電力の方が大きいし、５
段目以降ではエンハンスメント・モードのトランジスタ
でも十分動作し得る。従って５段目以降をエンハンスメ
ント・モードとすることが有効である。
【００１５】エンハンスメント・モードのトリガ・フリ
ップ・フロップ回路のみで同様の最高動作周波数を実現
しようとした場合、前記図３からわかるように、約４Ｖ
の電源電圧が必要となり、少なくとも７倍のスイッチン
グによる消費電力が必要になってしまう。一方、ディプ
レッション・エンハンスメント・モードのみで構成した
場合には、エンハンスメント・モードの最高動作周波数
程度で動作させた場合、８段分の待機時消費電力がスイ
ッチングによる消費電力を上回ってしまう。
ップ・フロップ回路のみで同様の最高動作周波数を実現
しようとした場合、前記図３からわかるように、約４Ｖ
の電源電圧が必要となり、少なくとも７倍のスイッチン
グによる消費電力が必要になってしまう。一方、ディプ
レッション・エンハンスメント・モードのみで構成した
場合には、エンハンスメント・モードの最高動作周波数
程度で動作させた場合、８段分の待機時消費電力がスイ
ッチングによる消費電力を上回ってしまう。
【００１６】図６には本発明の８段分周器の多結晶シリ
コン電極のマスクパターンのうち、４段目と５段目のパ
タ−ンのみを示した。黒塗りのパターン２１がｎ型多結
晶シリコン電極であり、白抜きのパターン２２がｐ型多
結晶シリコン電極である。このように本実施例の分周器
を製作するには４段目と５段目のゲートの間で多結晶シ
リコンのパターンを入れ換えるだけでよく、特別な製造
工程を必要としない。
コン電極のマスクパターンのうち、４段目と５段目のパ
タ−ンのみを示した。黒塗りのパターン２１がｎ型多結
晶シリコン電極であり、白抜きのパターン２２がｐ型多
結晶シリコン電極である。このように本実施例の分周器
を製作するには４段目と５段目のゲートの間で多結晶シ
リコンのパターンを入れ換えるだけでよく、特別な製造
工程を必要としない。
【００１７】
【発明の効果】以上述べたように本発明によれば、特別
な製造工程等を必要とせず、容易に低電源電圧に於いて
も高速かつ低消費電力で動作するＣ−ＭＯＳ集積回路を
提供することができ、その工業的価値は大きい。
な製造工程等を必要とせず、容易に低電源電圧に於いて
も高速かつ低消費電力で動作するＣ−ＭＯＳ集積回路を
提供することができ、その工業的価値は大きい。
【図１】本発明に用いた切り込み型絶縁ゲート静電誘導
トランジスタのゲート電圧−ドレイン電流特性の一例を
示す特性図である。
トランジスタのゲート電圧−ドレイン電流特性の一例を
示す特性図である。
【図２】本発明に用いたディプレッション・エンハンス
メント・モードとエンハンスメント・モードの論理回路
の電源電圧と１回のスイッチング動作で消費されるエネ
ルギーの関係の一例を示す特性図である。
メント・モードとエンハンスメント・モードの論理回路
の電源電圧と１回のスイッチング動作で消費されるエネ
ルギーの関係の一例を示す特性図である。
【図３】本発明に用いたディプレッション・エンハンス
メント・モードとエンハンスメント・モードの論理回路
の電源電圧と最高動作周波数の関係の一例を示す特性図
である。
メント・モードとエンハンスメント・モードの論理回路
の電源電圧と最高動作周波数の関係の一例を示す特性図
である。
【図４】本発明に用いたディプレッション・エンハンス
メント・モードとエンハンスメント・モードの論理回路
の電源電圧１．５Ｖにおける動作周波数と消費電力の関
係の一例を示す特性図である。
メント・モードとエンハンスメント・モードの論理回路
の電源電圧１．５Ｖにおける動作周波数と消費電力の関
係の一例を示す特性図である。
【図５】本発明の構成によるトリガ・フリップ・フロッ
プ回路を用いた８段（１／２５６）分周器の一例を示す
構成説明図である。
プ回路を用いた８段（１／２５６）分周器の一例を示す
構成説明図である。
【図６】本発明の構成によるトリガ・フリップ・フロッ
プ回路を用いた８段（１／２５６）分周器の４段目と５
段目の多結晶シリコン電極のマスク・パターンの一例を
示す構成図である。
プ回路を用いた８段（１／２５６）分周器の４段目と５
段目の多結晶シリコン電極のマスク・パターンの一例を
示す構成図である。
Ａ，Ｂ…ｐチャンネルトランジスタの特性、Ｃ，Ｄ…ｎ
チャンネルトランジスタの特性。
チャンネルトランジスタの特性。
Claims (3)
- 【請求項１】 待機時には電流が流れないようにしきい
値電圧が設計された切り込み型絶縁ゲート静電誘導トラ
ンジスタによるエンハンスメント・モードＣ−ＭＯＳ論
理回路と、待機時にも電流が僅かに流れるようにしきい
値電圧が設計された切り込み型絶縁ゲート静電誘導トラ
ンジスタによるディプレッション・エンハンスメント・
モードＣ−ＭＯＳ論理回路を同一チップ上に集積し、か
つ前記ディプレッション・エンハンスメント・モードＣ
−ＭＯＳ論理回路は、少なくとも待機時消費電力よりも
平均的なスイッチング時消費電力が大きくなる部分に用
いられたことを特徴とする切り込み型絶縁ゲート静電誘
導トランジスタ集積回路。 - 【請求項２】 ｐ型高不純物密度の多結晶シリコンゲー
ト電極を有するｎチャンネル切り込み型絶縁ゲート静電
誘導トランジスタとｎ型高不純物密度の多結晶シリコン
ゲート電極を有するｐチャンネル切り込み型絶縁ゲート
静電誘導トランジスタによる前記エンハンスメント・モ
ードＣ−ＭＯＳ論理回路と、ｎ型高不純物密度の多結晶
シリコンゲート電極を有するｎチャンネル切り込み型絶
縁ゲート静電誘導トランジスタとｐ型高不純物密度の多
結晶シリコンゲート電極を有するｐチャンネル切り込み
型絶縁ゲート静電誘導トランジスタによる前記ディプレ
ッション・エンハンスメント・モードＣ−ＭＯＳ論理回
路とから成る請求項１記載の切り込み型絶縁ゲート静電
誘導トランジスタ集積回路。 - 【請求項３】 切り込み型絶縁ゲート静電誘導トランジ
スタ周波数分周器の１段目から４段目までを前記ディプ
レッション・エンハンスメント・モードのＣ−ＭＯＳ論
理回路で構成し、５段目以降を前記エンハンスメント・
モードのＣ−ＭＯＳ論理回路で構成したことを特徴とす
る請求項１又は２記載の切り込み型絶縁ゲート静電誘導
トランジスタ集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243139A JPH0831532B2 (ja) | 1991-09-24 | 1991-09-24 | 切り込み型絶縁ゲート静電誘導トランジスタ集積回路 |
| EP92116041A EP0534329A3 (en) | 1991-09-24 | 1992-09-18 | Notched insulation gate static induction transistor integrated circuit |
| US08/425,250 US5475242A (en) | 1991-09-24 | 1995-04-17 | Notched insulation gate static induction transistor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243139A JPH0831532B2 (ja) | 1991-09-24 | 1991-09-24 | 切り込み型絶縁ゲート静電誘導トランジスタ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102408A true JPH05102408A (ja) | 1993-04-23 |
| JPH0831532B2 JPH0831532B2 (ja) | 1996-03-27 |
Family
ID=17099374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3243139A Expired - Lifetime JPH0831532B2 (ja) | 1991-09-24 | 1991-09-24 | 切り込み型絶縁ゲート静電誘導トランジスタ集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0534329A3 (ja) |
| JP (1) | JPH0831532B2 (ja) |
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|---|---|---|---|---|
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|---|---|---|---|---|
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1991
- 1991-09-24 JP JP3243139A patent/JPH0831532B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-18 EP EP92116041A patent/EP0534329A3/en not_active Ceased
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Also Published As
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|---|---|
| EP0534329A3 (en) | 1995-10-11 |
| EP0534329A2 (en) | 1993-03-31 |
| JPH0831532B2 (ja) | 1996-03-27 |
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