JPH05102794A

JPH05102794A - デイジタルフイルタ

Info

Publication number: JPH05102794A
Application number: JP25727791A
Authority: JP
Inventors: Sumitaka Takeuchi; 澄高竹内
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-10-04
Filing date: 1991-10-04
Publication date: 1993-04-23

Abstract

(57)【要約】【目的】一個または複数個の乗算器に故障が生じた場
合でも、ディジタルフィルタとしての機能を実現するこ
とができるような回路構成を持つようにするものであ
る。【構成】複数個の乗算器４ａ〜４ｄと、この乗算器４
ａ〜４ｄの係数であるディジタル信号を保持するレジス
タ３ａ〜３ｄと、前記第１乗算器４ａの出力を所定期間
遅延させる第１遅延回路６ａと、複数個の加算器５ａ〜
５ｃと、この加算器５ａ〜５ｃの出力を所定期間遅延さ
せる遅延回路６ｂ〜６ｄと、前記遅延回路６ａ〜６ｄの
接続を変更するスイッチ回路１２ａ〜１２ｇとを有して
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルフィルタの構
成に関するものであり、特に複数個の乗算器を用いて構
成されるディジタルフィルタであって、乗算器の再配置
が可能なディジタルフィルタに関するものである。

【０００２】

【従来の技術】図３は従来のディジタルフィルタを示す
回路図であり、一般にＦＩＲ（有限インパルス応答）形
ディジタルフィルタとして知られているものである。同
図において、１は入力信号であるディジタル信号が入力
する入力端子、２はディジタルフィルタの係数であるデ
ィジタル信号が入力する入力端子、３ａ〜３ｄは入力端
子２から入力したディジタル信号を保持する第１レジス
タ〜第４レジスタ、４ａ〜４ｄは入力端子１から入力し
たディジタル信号と第１レジスタ３ａ〜第４レジスタ３
ｄからそれぞれ出力するディジタル信号との乗算を行う
第１乗算器〜第４乗算器である。

【０００３】５ａ〜５ｃは第１乗算器４ａ〜第４乗算器
４ｄの出力である乗算結果を所定期間遅延させてから加
算する第１加算器〜第３加算器、６ａ〜６ｄは第１乗算
器４ａの出力である乗算結果を所定時間遅延する第１遅
延回路および第１加算器５ａ〜第３加算器５ｃの出力で
ある加算結果を所定期間遅延する第２遅延回路〜第４遅
延回路、７はディジタルフィルタの出力信号が出力する
出力端子である。

【０００４】まず、第１レジスタ３ａ〜第４レジスタ３
ｄは入力端子２に継続接続しているので、この入力端子
２に入力するディジタルフィルタの係数であるディジタ
ル信号は第４レジスタ３ｄに保持される係数から順次入
力し、そして図示せぬクロック発生回路から出力するク
ロックに応答して、第１レジスタ３ａ〜第４レジスタ３
ｄにロードする。そして、係数が第１レジスタ３ａ〜第
４レジスタ３ｄにロードしたのち、入力端子１に入力す
るディジタル信号が第１乗算器４ａ〜第４乗算器４ｄに
入力する。そこで、第１乗算器４ａの出力は第１遅延回
路６ａで所定時間遅延したのち、第１加算器５ａに入力
する。

【０００５】そこで、この第１加算器５ａは第２乗算器
４ｂの出力とこの第１遅延回路６ａの出力とを加算し
て、遅延回路６ｂに出力する。そして、この第２遅延回
路６ｂは第１加算器５ａの出力を所定期間遅延したの
ち、第２加算器５ｂに出力する。そこで、第２加算器５
ｂは第３乗算器４ｃの出力と第２遅延回路６ｂの出力と
を加算して第３遅延回路６ｃに出力する。そして、この
第３遅延回路６ｃは第２加算器５ｂの出力を所定期間遅
延したのち第３加算器５ｃに出力する。そこで、第３加
算器５ｃは第４乗算器４ｄの出力と第３遅延回路６ｃの
出力とを加算して第４遅延回路６ｄに出力する。

【０００６】そして、この第４遅延回路６ｄの出力をデ
ィジタルフィルタの出力として出力端子７から出力す
る。ここで、ディジタルフィルタの係であるディジタル
信号を変更することにより、各乗算器の乗算結果が変わ
り、各加算器の出力が変化する。これにより、ディジタ
ルフィルタの特性を変化させることができる。

【０００７】図４は従来の他のディジタルフィルタを示
す回路図であり、一般にＦＩＲ（有限インパルス応答）
形ディジタルフィルタとして知られているものである。
同図において、８ａ〜８ｃは入力端子１に入力したディ
ジタル信号を所定期間遅延する第１遅延回路〜第３遅延
回路、９ａ〜９ｄは入力端子２に入力したディジタル信
号を保持する第１レジスタ〜第４レジスタ、１０ａ〜１
０ｄは入力端子１に入力したディジタル信号と第１レジ
スタ９ａの出力信号とを乗算する第１乗算器および第１
遅延回路８ａ〜第３遅延回路８ｃの出力信号と第２レジ
スタ９ｂ〜第４レジスタ９ｄの出力をそれぞれ乗算する
第２乗算器〜第４乗算器である。

【０００８】１１は第１乗算器１０ａ〜第４乗算器１０
ｄの各乗算結果を加算する加算器である。次に、上記構
成によるディジタルフィルタの動作に付いて説明する。
まず、第１レジスタ９ａ〜第４レジスタ９ｄは入力端子
２に縦続接続しているので、この入力端子２に入力する
ディジタルフィルタの係数であるディジタル信号は第４
レジスタ９ｄに保持される係数から順次入力し、そし
て、図示せぬクロック発生回路から出力するクロックに
応答して、第１レジスタ９ａ〜第４レジスタ９ｄにロー
ドする。

【０００９】そして、係数が第１レジスタ９ａ〜第４レ
ジスタ９ｄにロードされたのち、入力端子１にディジタ
ル信号が入力する。そして、第１乗算器１０ａは入力端
子１から与えられたディジタル信号と第１レジスタ９ａ
から与えられたディジタル信号との乗算を行う。また、
第２乗算器１０ｂは第１遅延回路８ａから出力したディ
ジタル信号と第２レジスタ９ｂから与えられたディジタ
ル信号との乗算を行う。同様に、第３乗算器１０ｃは第
２遅延回路８ｂから出力したディジタル信号と第３レジ
スタ９ｃから与えられたディジタル信号との乗算を行
う。

【００１０】第４乗算器１０ｄは第３遅延回路８ｃから
出力したディジタル信号と第４レジスタ９ｄから与えら
れたディジタル信号との乗算を行う。そして、この第１
乗算器１０ａ〜第４乗算器１０ｄの出力は加算器１１で
加算され、この加算結果はディジタルフィルタの出力と
して出力端子７から出力する。ここで、ディジタルフィ
ルタの係数であるディジタル信号を変更することによ
り、各乗算器の乗算結果が変わり、加算器の出力が変化
する。これにより、ディジタルフィルタの特性を変化さ
せることができる。

【００１１】

【発明が解決しようとする課題】しかしながら、上記構
成のディジタルフィルタ、特に図３に示すディジタルフ
ィルタでは乗算結果が遅延回路を通して順次加算される
ため、１個の乗算器あるいは加算器が故障した場合、エ
ラー出力が次の加算器に入力し、最終的にディジタルフ
ィルタの出力はエラーとなる。また、図４に示すディジ
タルフィルタでは乗算器のエラー出力が加算器に与えら
れ、最終的にディジタルフィルタの出力はエラーとな
る。しかも、このような問題は乗算器と加算器の数が増
えるほど故障の確率が高くなるため顕著になるという問
題点があった。

【００１２】本発明は、上記のような従来のものの問題
点を解決するためになされたもので、乗算器に故障が生
じた場合でも、ディジタルフィルタとしての機能を実現
できるような回路構成を持つディジタルフィルタを提供
することを目的とする。

【００１３】

【課題を解決するための手段】このような目的を達成す
るために、本発明においては、各遅延回路の接続を変更
するための切り換え手段を設けることにより、故障した
乗算器を除いて、残りの乗算器を再配置することができ
るようにしたものである。

【００１４】

【作用】本発明によるディジタルフィルタにおいては、
上述のように構成したことにより、容易に乗算器を再配
置することができ、故障した乗算器を除いて、再度ディ
ジタルフィルタとしての機能を実現できる。

【００１５】

【実施例】図１は本発明に係るディジタルフィルタの一
実施例を示すブロック図である。同図において、１２ａ
〜１２ｇは第１乗算器４ａ〜第４乗算器４ｄと第１加算
器５ａ〜第３加算器５ｃのテスト結果に基づいて第１遅
延回路６ａ〜第４遅延回路６ｄの接続を変更する第１ス
イッチ回路〜第７スイッチ回路である。

【００１６】なお、この実施例の構成は遅延回路の接続
を変更するための切り換え手段を有し、個々の乗算器と
加算器のテスト結果の基づいて複数個の乗算器と加算器
のうち任意の乗算器と加算器を除き、残りの乗算器と加
算器を再配置することができるＦＩＲ型ディジタルフィ
ルタである。

【００１７】次に、上記構成によるディジタルフィルタ
の動作について説明する。（Ａ）任意の乗算器（第１乗算器４ａ〜第４乗算器４
ｄ）および任意の加算器（第１加算器５ａ〜第３加算器
５ｃ）の故障の有無を調べる動作について説明する。ま
ず、第１レジスタ３ａ〜第４レジスタ３ｄが入力端子２
に継続接続しているので、この入力端子２に入力するデ
ィジタルフィルタの係数であるディジタル信号は第４レ
ジスタ３ｄに保持される係数から順次入力し、そして、
図示せぬクロック発生器から出力するクロックに応答し
て第１レジスタ３ａ〜第４レジスタ３ｄにロードする。

【００１８】次に、係数が第１レジスタ３ａ〜第４レジ
スタ３ｄにロードしたのち、図示せぬ制御信号により、
第１スイッチ回路１２ａ、第２スイッチ回路１２ｂ、第
４スイッチ回路１２ｄおよび第６スイッチ回路１２ｆを
「オン」状態にし、第３スイッチ回路１２ｃ、第５スイ
ッチ回路１２ｅおよび第７スイッチ回路１２ｆを「オ
フ」状態にする。このため、入力信号であるディジタル
信号が入力端子１に入力すると、第１乗算器４ａの出力
信号は第１遅延回路６ａ→第１スイッチ回路１２ａ→第
２スイッチ回路１２ｂ→第４スイッチ回路１２ｄ→第６
スイッチ回路１２ｆを介して出力端子７から出力する。

【００１９】次に、この第１乗算器４ａが正常のとき、
図示せぬ制御信号により、第１スイッチ回路１２ａ、第
３スイッチ回路１２ｃ、第４スイッチ回路１２ｄ、第６
スイッチ回路１２ｆを「オン」状態にし、第２スイッチ
回路１２ｂ、第５スイッチ回路１２ｅ、第７スイッチ回
路１２ｇを「オフ」状態にすると、第１乗算器４ａの出
力は第１遅延回路６ａ→第１スイッチ回路１２ａを介し
て第１加算器５ａに入力するので、この第１加算器５ａ
は第１乗算器４ａの出力と第２乗算器４ｂの出力とを加
算する。

【００２０】そして、この第加算器５ａの加算結果は第
２遅延回路６ｂ→第３スイッチ回路１２ｃ→第４スイッ
チ回路１２ｄ→第６スイッチ回路１２ｆを介して出力端
子７に出力する。このため、第２乗算器４ｂおよび第１
加算器５ａの故障の有無を調べることができる。そし
て、上述の動作を繰り返すことによって、任意の乗算器
（第１乗算器４ａ〜第４乗算器４ｄ）と任意の加算器
（第１加算器５ａ〜第３加算器５ｃ）の故障の有無を調
べることができる。

【００２１】（Ｂ）、次に、第１乗算器４ａ〜第４乗算
器４ｄのうち、例えば、第２乗算器４ｂが故障した場合
の動作について説明する。まず、制御信号により、第１
スイッチ回路１２ａ、第２スイッチ回路１２ｂ、第５ス
イッチ回路１２ｅおよび第７スイッチ回路１２ｇを「オ
ン」状態にし、第３スイッチ回路１２ｃ、第４スイッチ
回路１２ｄおよび第６スイッチ回路１２ｆを「オフ」状
態にする。このため、第１遅延回路６ａの出力は、第１
スイッチ回路１２ａ→第１加算器５ａに入力し、また、
第１スイッチ回路１２ａ→第２スイッチ回路１２ｂ→第
２加算器５ｂに入力する事になるが、第３スイッチ回路
１２ｃは「オフ」状態のため、第１加算器５ａ→第２遅
延回路６ｂの出力はカットされ、エラー出力は伝わらな
いことになる。

【００２２】このため、有効となるディジタルフィルタ
の係数は少なくなるが、ディジタルフィルタは正常に機
能することができる。したがって、ディジタルフィルタ
の係数であるディジタル信号を変更することにより、各
乗算器の乗算結果が変わり、各加算器の出力が変化す
る。これにより、ディジタルフィルタの特性を変化させ
ることができる。

【００２３】（Ｃ）なお、第１乗算器４ａ〜第４乗算器
４ｄおよび第１加算器５ａ〜第３加算器５ｃの故障がな
く、正常に動作する場合には、第１スイッチ回路１２
ａ、第３スイッチ回路１２ｃ、第５スイッチ回路１５
ｅ、第７スイッチ回路１２ｇを「オン」状態にし、第２
スイッチ回路１２ｂ、第４スイッチ回路１２ｄ、第６ス
イッチ回路１２ｆを「オフ」状態にすることにより、デ
ィジタルフィルタは正常に機能することができる。した
がって、ディジタルフィルタの係数であるディジタル信
号を変更することにより、各乗算器の乗算結果が変わ
り、各加算器の出力が変化する。これにより、ディジタ
ルフィルタの特性を変化させることができる。

【００２４】図２は本発明に係るディジタルフィルタの
他の実施例を示すブロック図である。同図において、１
３ａ〜１３ｆは入力端子１と各遅延回路（第１遅延回路
８ａ〜第３遅延回路８ｃ）の接続を変更するための第１
スイッチ回路〜第６スイッチ回路、１４ａ〜１４ｄは各
乗算器（第１乗算器１０ａ〜第４乗算器１０ｄ）の接続
を変更するための第１スイッチ回路〜第４スイッチ回
路。

【００２５】なお、この実施例の構成は遅延回路の接続
を変更するための切り換え手段と、乗算器の接続を変更
するための切り換え手段とを有し、個々の乗算器のテス
ト結果に基づいて複数個の乗算器のうち任意の乗算器を
除き、残りの乗算器を再配置することができるＦＩＲ型
ディジタルフィルタである。

【００２６】次に、上記構成によるディジタルフィルタ
の動作について説明する。（Ｄ）任意の乗算器（第１乗算器１０ａ〜第４乗算器１
０ｄ）の故障の有無を調べる動作について説明する。ま
ず、第１レジスタ９ａ〜第４レジスタ９ｄが入力端子２
に縦続接続しているので、この入力端子２に入力するデ
ィジタルフィルタの係数であるディジタル信号は第４レ
ジスタ９ｄに保持される係数から順次入力し、そして、
図示せぬクロック回路から出力するクロックに応答し
て、第１レジスタ９ａ〜第４レジスタ９ｄにロードす
る。そして、この係数が第１レジスタ９ａ〜第４レジス
タ９ｄにロードしたのち、図示せぬ制御信号によって、
第１スイッチ回路１３ａ、第３スイッチ回路１３ｃ、第
５スイッチ回路１３ｅおよび第１スイッチ回路１４ａを
「オン」状態にし、第２スイッチ回路１３ｂ、第４スイ
ッチ回路１３ｄ、第６スイッチ回路１３ｆおよび第２ス
イッチ回路１４ｂ〜第４スイッチ回路１４ｄを「オフ」
状態にする。

【００２７】この状態で、入力信号であるディジタル信
号を入力端子１に入力すると、第１乗算器１０ａの出力
は加算器１１を介して出力端子７から出力する。このた
め、第１乗算器１０ａの故障の有無を調べることができ
る。

【００２８】次に、第１スイッチ回路１３ａ、第３スイ
ッチ回路１３ｃ、第５スイッチ回路１３ｅおよび第２ス
イッチ回路１４ｂを「オン」状態にし、第２スイッチ回
路１３ｂ、第４スイッチ回路１３ｄ、第６スイッチ回路
１３ｆおよび第１スイッチ回路１４ａ、第３スイッチ回
路１４ｃ、第４スイッチ回路１４ｄを「オフ」状態にす
る。この状態で、入力信号であるディジタル信号が入力
端子１に入力すると、入力端子１→第１スイッチ回路１
３ａを介して第２乗算器１０ｂに入力する。そして、こ
の第２乗算器１０ｂの出力は第２スイッチ回路１４ｂ→
加算器１１を介して出力端子７から出力する。このた
め、第２乗算器１０ｂの故障の有無を調べることができ
る。同様に、これらの動作を繰り返すことによって、任
意の乗算器の故障の有無を調べることができる。

【００２９】（Ｅ）次に、第１乗算器１０ａ〜第４乗算
器１０ｄのうち、例えば第２乗算器１０ｂが故障した場
合の動作について説明する。まず、制御信号により、第
２スイッチ回路１３ｂ、第３スイッチ回路１３ｃ、第６
スイッチ回路１３ｆおよび第１スイッチ回路１４ａ、第
３スイッチ回路１４ｃ、第４スイッチ回路１４ｄを「オ
ン」状態にし、第１スイッチ回路１３ａ、第４スイッチ
回路１３ｄ、第５スイッチ回路１３ｅおよび第２スイッ
チ回路１４ｂを「オフ」状態にする。

【００３０】この状態で、入力信号であるディジタル信
号が入力端子１に入力すると、入力端子１→第１遅延回
路８ａ→第２スイッチ回路１３ｂ→第２乗算器１０ｂに
入力し、また、第２スイッチ回路１３ｂ→第３スイッチ
回路１３ｃ→第３乗算器１０ｃに入力するが、この第２
乗算器１０ｂの出力は第２スイッチ回路１４ｂが「オ
フ」状態のため、このエラー出力は加算器１１に伝わる
ことはない。このようにして有効となるディジタルフィ
ルタの係数は少なくなるが、ディジタルフィルタは正常
に機能することはない。

【００３１】したがって、ディジタルフィルタの係数で
あるディジタル信号を変更することにより、各乗算器の
乗算結果が変わり、各加算器の出力が変化する。これに
より、ディジタルフィルタの特性を変化させることがで
きる。

【００３２】（Ｆ）なお、第１乗算器４ａ〜第４乗算器
４ｄおよび第１加算器５ａ〜第３加算器５ｃの故障がな
く、正常に動作する場合には第２スイッチ回路１３ｂ、
第４スイッチ回路１３ｄ、第６スイッチ回路１３ｆおよ
び第１スイッチ回路１４ａ〜第４スイッチ回路１４ｄを
「オン」状態にし、第１スイッチ回路１３ａ、第３スイ
ッチ回路１３ｃ、第５スイッチ回路１５ｅを「オフ」状
態にすることにより、ディジタルフィルタは正常に機能
することができる。したがって、ディジタルフィルタの
係数であるディジタル信号を変更することにより、各乗
算器の乗算結果が変わり、各加算器の出力が変化する。
これにより、ディジタルフィルタの特性を変化させるこ
とができる。

【００３３】

【発明の効果】以上詳細に説明したように、本発明に係
るディジタルフィルタによれば、各遅延回路の接続と各
乗算器の接続を変更するための切り換え手段を設けるこ
とにより、故障した乗算器を除いて、残りの乗算器を再
配置することができるようにしたので、一個または複数
個の乗算器に故障が生じた場合でも、ディジタルフィル
タとしての機能を実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例によるディジタルフィルタを
示すブロック図である。

【図２】本発明の他の実施例によるディジタルフィルタ
を示すブロック図である。

【図３】従来のディジタルフィルタの具体的構成例を示
すブロック図である。

【図４】従来のディジタルフィルタの他の具体的構成例
を示すブロック図である。

【符号の説明】

１２ａ〜１２ｇ第１スイッチ回路〜第７スイッチ回路１３ａ〜１３ｆ第１スイッチ回路〜第６スイッチ回路１４ａ〜１４ｄ第１スイッチ回路〜第４スイッチ回路

Claims

【特許請求の範囲】

【請求項１】複数個の乗算器と、この乗算器の係数で
あるディジタル信号を保持するディジタル信号保持手段
と、前記乗算器の出力を所定期間遅延させるための遅延
手段と、複数個の加算器と、この加算器の出力を所定期
間遅延させるための遅延手段と、前記遅延手段の接続を
変更するための切り換え手段とを備えたことを特徴とす
るディジタルフィルタ。
【請求項２】複数個の乗算器と、この乗算器の係数で
あるディジタル信号を保持するディジタル信号保持手段
と、前記乗算器の入力を所定期間遅延させるための遅延
手段と、前記遅延手段の接続を変更するための切り換え
手段と、前記乗算器の接続を変更するための切り換え手
段と、前記乗算器の出力を加算するための加算器とを備
えたことを特徴とするディジタルフィルタ。