JPH05102795A

JPH05102795A - デイジタルフイルタ

Info

Publication number: JPH05102795A
Application number: JP25908291A
Authority: JP
Inventors: Sumitaka Takeuchi; 澄高竹内
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-10-07
Filing date: 1991-10-07
Publication date: 1993-04-23

Abstract

(57)【要約】【目的】１個または複数個の乗算器に故障が生じた場
合でも、ディジタルフィルタとしての機能を実現するこ
とができる回路構成を持つようにする。【構成】複数の乗算器４ａ〜４ｄと、この乗算器４ａ
〜４ｄの係数であるディジタル信号を保持するレジスタ
３ａ〜３ｄと、第１乗算器４ａの出力を所定期間遅延さ
せる第１遅延回路６ａと、複数個の加算器５ａ〜５ｃ
と、この加算器５ａ〜５ｃの出力をそれぞれ所定期間遅
延させるための第２遅延回路６ｂ〜第４遅延回路６ｄ
と、前記遅延回路６ａ〜６ｄの接続を変更するトランス
ファ接点を有するスイッチ回路１５ａ〜１５ｇと、乗算
器と加算器の機能を実現するメモリ１２および遅延回路
１３とから構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルフィルタの構
成に関するものであり、特に複数個の乗算器を用いて構
成されるディジタルフィルタであって、乗算器の再配置
が可能なディジタルフィルタに関するものである。

【０００２】

【従来の技術】図３は従来のディジタルフィルタを示す
回路図であり、一般にＦＩＲ（有限インパルス応答）形
ディジタルフィルタとして知られているものである。同
図において、１は入力信号であるディジタル信号が入力
する入力端子、２はディジタルフィルタの係数であるデ
ィジタル信号が入力する入力端子、３ａ〜３ｄは入力端
子２から入力したディジタル信号を保持する第１レジス
タ〜第４レジスタ、４ａ〜４ｄは入力端子１から入力し
たディジタル信号と第１レジスタ３ａ〜第４レジスタ３
ｄからそれぞれ出力するディジタル信号との乗算を行う
第１乗算器〜第４乗算器である。

【０００３】５ａ〜５ｃは第１乗算器４ａ〜第４乗算器
４ｄの出力である乗算結果を所定期間遅延させてから加
算する第１加算器〜第３加算器、６ａ〜６ｄは第１乗算
器４ａの出力である乗算結果を所定時間遅延する第１遅
延回路および第１加算器５ａ〜第３加算器５ｃの出力で
ある加算結果を所定期間遅延する第２遅延回路〜第４遅
延回路、７はディジタルフィルタの出力信号が出力する
出力端子である。

【０００４】まず、第１レジスタ３ａ〜第４レジスタ３
ｄは入力端子２に縦続接続しているので、この入力端子
２に入力するディジタルフィルタの係数であるディジタ
ル信号は第４レジスタ３ｄに保持される係数から順次入
力し、そして、図示せぬクロック発生回路から出力する
クロックに応答して、第１レジスタ３ａ〜第４レジスタ
３ｄにロードする。そして、係数が第１レジスタ３ａ〜
第４レジスタ３ｄにロードしたのち、入力端子１に入力
するディジタル信号が第１乗算器４ａ〜第４乗算器４ｄ
に入力する。そこで、第１乗算器４ａの出力は第１遅延
回路６ａで所定時間遅延したのち、第１加算器５ａに入
力する。

【０００５】そこで、この第１加算器５ａは第２乗算器
４ｂの出力とこの第１遅延回路６ａの出力とを加算し
て、遅延回路６ｂに出力する。そして、この第２遅延回
路６ｂは第１加算器５ａの出力を所定期間遅延したの
ち、第２加算器５ｂに出力する。そこで、第２加算器５
ｂは第３乗算器４ｃの出力と第２遅延回路６ｂの出力と
を加算して第３遅延回路６ｃに出力する。そして、この
第３遅延回路６ｃは第２加算器５ｂの出力を所定期間遅
延したのち第３加算器５ｃに出力する。そこで、第３加
算器５ｃは第４乗算器４ｄの出力と第３遅延回路６ｃの
出力とを加算して第４遅延回路６ｄに出力する。

【０００６】そして、この第４遅延回路６ｄの出力をデ
ィジタルフィルタの出力として出力端子７から出力す
る。ここで、ディジタルフィルタの係数であるディジタ
ル信号を変更することにより、各乗算器の乗算結果が変
わり、各加算器の出力が変化する。これにより、ディジ
タルフィルタの特性を変化させることができる。

【０００７】図４は従来の他のディジタルフィルタを示
す回路図であり、一般にＦＩＲ（有限インパルス応答）
形ディジタルフィルタとして知られているものである。
同図において、８ａ〜８ｃは入力端子１に入力したディ
ジタル信号を所定期間遅延する第１遅延回路〜第３遅延
回路、９ａ〜９ｄは入力端子２に入力したディジタル信
号を保持する第１レジスタ〜第４レジスタ、１０ａ〜１
０ｄは入力端子１に入力したディジタル信号と第１レジ
スタ９ａの出力信号とを乗算する第１乗算器および第１
遅延回路８ａ〜第３遅延回路８ｃの出力信号と第２レジ
スタ９ｂ〜第４レジスタ９ｄの出力をそれぞれ乗算する
第２乗算器〜第４乗算器である。

【０００８】１１は第１乗算器１０ａ〜第４乗算器１０
ｄの各乗算結果を加算する加算器である。次に、上記構
成によるディジタルフィルタの動作について説明する。
まず、第１レジスタ９ａ〜第４レジスタ９ｄは入力端子
２に縦続接続しているので、この入力端子２に入力する
ディジタルフィルタの係数であるディジタル信号は第４
レジスタ９ｄに保持される係数から順次入力し、そし
て、図示せぬクロック発生回路から出力するクロックに
応答して、第１レジスタ９ａ〜第４レジスタ９ｄにロー
ドする。

【０００９】そして、係数が第１レジスタ９ａ〜第４レ
ジスタ９ｄにロードされたのち、入力端子１にディジタ
ル信号が入力する。そして、第１乗算器１０ａは入力端
子１から与えられたディジタル信号と第１レジスタ９ａ
から与えられたディジタル信号との乗算を行う。また、
第２乗算器１０ｂは第１遅延回路８ａから出力したディ
ジタル信号と第２レジスタ９ｂから与えられたディジタ
ル信号との乗算を行う。同様に、第３乗算器１０ｃは第
２遅延回路８ｂから出力したディジタル信号と第３レジ
スタ９ｃから与えられたディジタル信号との乗算を行
う。

【００１０】第４乗算器１０ｄは第３遅延回路８ｃから
出力したディジタル信号と第４レジスタ９ｄから与えら
れたディジタル信号との乗算を行う。そして、この第１
乗算器１０ａ〜第４乗算器１０ｄの出力は加算器１１で
加算され、この加算結果はディジタルフィルタの出力と
して出力端子７から出力する。ここで、ディジタルフィ
ルタの係数であるディジタル信号を変更することによ
り、各乗算器の乗算結果が変わり、加算器の出力が変化
する。これにより、ディジタルフィルタの特性を変化さ
せることができる。

【００１１】

【発明が解決しようとする課題】しかしながら、上記構
成のディジタルフィルタ、特に図３に示すディジタルフ
ィルタでは乗算結果が遅延回路を通して順次加算される
ため、１個の乗算器あるいは加算器が故障した場合、エ
ラー出力が次の加算器に入力し、最終的にディジタルフ
ィルタの出力はエラーとなる。また、図４に示すディジ
タルフィルタでは乗算器のエラー出力が加算器に与えら
れ、最終的にディジタルフィルタの出力はエラーとな
る。しかも、このような問題は乗算器と加算器の数が増
えるほど故障の確率が高くなるため顕著になるという問
題点があった。

【００１２】本発明は、上記のような従来のものの問題
点を解決するためになされたもので、乗算器に故障が生
じた場合でも、ディジタルフィルタとしての機能を実現
できるような回路構成を持つディジタルフィルタを提供
することを目的とする。

【００１３】

【課題を解決するための手段】このような目的を達成す
るために、本発明においては、各遅延手段の接続を変更
するための切り換え手段と、各乗算器の接続を変更する
ための切り換え手段と、乗算器の機能を実現するための
手段と、加算器の機能を実現するための手段とを設ける
ことにより、故障した乗算器を除いて、残りの乗算器を
再配置することができるようにしたものである。

【００１４】

【作用】本発明によるディジタルフィルタにおいては、
上述のように構成したことにより、容易に乗算器を再配
置することができ、故障した乗算器を除いて、再度同じ
ディジタルフィルタとしての機能を実現できる。

【００１５】

【実施例】図１は本発明に係るディジタルフィルタの一
実施例を示すブロック図である。同図において、１２は
第１乗算器４ａ〜第４乗算器４ｄと第１加算器５ａ〜第
４加算器５ｄの機能を実現するためのメモリ、１３はこ
のメモリ１２の出力を所定期間遅延するための遅延回
路、１４はメモリ１２の電源をオン／オフするためのオ
ン／オフ信号が入力する入力端子、１５ａ〜１５ｇは第
１乗算器４ａ〜第４乗算器４ｄと第１加算器５ａ〜第３
加算器５ｃのテスト結果に基づいて第１遅延回路６ａ〜
第４遅延回路６ｄの接続を変更する第１スイッチ回路〜
第７スイッチ回路である。

【００１６】なお、この実施例の構成は乗算器と加算器
の機能を実現するためのメモリと、遅延回路の接続を変
更するためのスイッチ回路とを有し、個々の乗算器と加
算器のテスト結果に基づいて複数個の乗算器と加算器の
うち任意の乗算器と加算器を除いて、残りの乗算器と加
算器をスイッチ回路を介してメモリに接続することがで
きるＦＩＲ型ディジタルフィルタである。

【００１７】次に、上記構成によるディジタルフィルタ
の動作について説明する。（Ａ）任意の乗算器（第１乗算器４ａ〜第４乗算器４
ｄ）および任意の加算器（第１加算器５ａ〜第３加算器
５ｃ）の故障の有無を調べる動作について説明する。ま
ず、第１レジスタ３ａ〜第４レジスタ３ｄが入力端子２
に縦続接続しているので、この入力端子２に入力するデ
ィジタルフィルタの係数であるディジタル信号は第４レ
ジスタ３ｄに保持される係数から順次入力し、そして、
図示せねクロック発生器から出力するクロックに応答し
て第１レジスタ３ａ〜第４レジスタ３ｄにロードする。

【００１８】そして、係数が第１レジスタ３ａ〜第４レ
ジスタ３ｄにロードしたのち、図示せむ制御信号によ
り、第３スイッチ回路１５ｃ、第５スイッチ回路１５
ｅ、第７スイッチ回路１５ｇの各トランスファ接点をａ
側に接続し、第１スイッチ回路１５ａ、第２スイッチ回
路１５ｂ、第４スイッチ回路１５ｄ、第６スイッチ回路
１５ｆの各トランスファ接点をｂ側に接続する。このた
め、入力信号であるディジタル信号が入力端子１に入力
すると、第１乗算器４ａの出力信号は第１遅延回路６ａ
→第１スイッチ回路１５ａ→第７スイッチ回路１５ｇを
介して出力端子７から出力する。このため、第１乗算器
４ａの故障の有無を調べることができる。

【００１９】次に、この第１乗算器４ａが正常のとき、
図示せぬ制御信号により、第１スイッチ回路１５ａ、第
２スイッチ回路１５ｂ、第５スイッチ回路１５ｅ、第７
スイッチ回路１５ｇの各トランスファ接点をａ側に接続
し、第３スイッチ回路１５ｃ、第４スイッチ回路１５
ｄ、第６スイッチ回路１５ｆの各トランスファ接点をｂ
側に接続すると、第１乗算器４ａの出力は第１遅延回路
６ａ→第１スイッチ回路１５ａ→第２スイッチ回路１５
ｂを介して第１加算器５ａに入力するので、この第１加
算器５ａは第１乗算器４ａの出力と第２乗算器４ｂの出
力とを加算する。

【００２０】そして、この第１加算器５ａの加算結果は
第２遅延回路６ｂ→第３スイッチ回路１５ｃ→第７スイ
ッチ回路１５ｇを介して出力端子７に出力する。このた
め、第２乗算器４ｂおよび第１加算器５ａの故障の有無
を調べることができる。そして上述の動作を繰り返すこ
とによって、任意の乗算器（第１乗算器４ａ〜第４乗算
器４ｄ）と任意の加算器（第１加算器５ａ〜第３加算器
５ｃ）の故障の有無を調べることができる。

【００２１】（Ｂ）次に、第１乗算器４ａ〜第４乗算器
４ｄのうち、例えば第２乗算器４ｂが故障した場合の動
作について説明する。まず、制御信号により、第２スイ
ッチ回路１５ｂ、第３スイッチ回路１５ｃ、第５スイッ
チ回路１５ｅおよび第６スイッチ回路１５ｆのトランス
ファ接点をａ側に接続し、第１スイッチ回路１５ａ、第
４スイッチ回路１５ｄおよび第７スイッチ回路１５ｇの
トランスファ接点をｂ側に接続する。この第１スイッチ
回路１５ａのトランスファ接点のｂ側への接続により第
１遅延回路６ａの出力がメモリ１２に接続する。

【００２２】そして、メモリ１２の出力は遅延回路１３
→第４スイッチ回路１５ｄを介して第２加算器５ｂに入
力する。次に、入力端子１４を介してメモリ１２の電源
を「オン」にする。ここで、メモリ１２は書き換え可能
とし、第２乗算器４ｂと第１加算器５ａの機能を実現す
る。すなわちメモリ１２の内容は第２レジスタ３ｂに保
持されているディジタル信号と入力端子１から与えられ
るディジタル信号との乗算結果と、この乗算結果と第１
遅延回路６ａから出力するディジタル信号との加算結果
を持つものとする。

【００２３】これにより、メモリ１２からは第２乗算器
４ｂが正常動作し、第１加算器４ａを通って得られる出
力と同じ出力が得られる。こうして、第１遅延回路６ａ
の出力はメモリ１２より遅延回路１３を介して第２加算
器５ｂに入力することにより、また、第２遅延回路６ｂ
の出力は接続されていないため、第２乗算器４ｂのエラ
ー出力は第２加算器５ｂに伝わることはない。このよう
にして、ディジタルフィルタは正常に機能することがで
きる。

【００２４】したがって、ディジタルフィルタの係数で
あるディジタル信号を変更することにより、各乗算器の
乗算結果が変わり、各加算器の出力が変化する。これに
より、ディジタルフィルタの特性を変化させることがで
きる。

【００２５】（Ｃ）なお、第１乗算器４ａ〜第４乗算器
４ｄおよび第１加算器５ａ〜第３加算器５ｃの故障がな
く、正常に動作する場合には、メモリ１２の電源を「オ
フ」とし、第１スイッチ回路１５ａ〜第６スイッチ回路
１５ｆの各トランスファ接点をａ側に接続し、第７スイ
ッチ回路１５ｇのトランスファ接点をｂ側に接続するこ
とにより、ディジタルフィルタは正常に機能することが
できる。したがって、ディジタルフィルタの係数である
ディジタル信号を変更することにより、各乗算器の乗算
結果が変わり、各加算器の出力が変化する。これによ
り、ディジタルフィルタの特性を変化させることができ
る。

【００２６】図２は本発明に係るディジタルフィルタの
他の実施例を示すブロック図である。同図において、１
６は各乗算器（第１乗算器１０ａ〜第４乗算器１０ｄ）
の機能を実現するためのメモリ、１７はこのメモリ１６
の電源をオン／オフするためのオン／オフ信号が入力す
る入力端子、１８ａ〜１８ｄは入力端子１と各遅延回路
（第１遅延回路８ａ〜第３遅延回路８ｃ）の接続を変更
するための第１スイッチ回路〜第４スイッチ回路、１９
はメモリ１６の接続を変更するためのスイッチ回路、２
０ａ〜２０ｄは各乗算器（第１乗算器１０ａ〜第４乗算
器１０ｄ）の接続を変更するための第１スイッチ回路〜
第４スイッチ回路。

【００２７】２１はメモリ１６の出力と各乗算器（第１
乗算器１０ａ〜第４乗算器１０ｄ）の出力を各スイッチ
回路（スイッチ回路１９、第１スイッチ回路２０ａ〜第
４スイッチ回路２０ｄ）を介して加算するための加算器
である。なお、この実施例の構成は乗算器の機能を実現
するためのメモリと、遅延回路の接続を変更するための
スイッチ回路と、乗算器の接続を変更するためのスイッ
チ回路とを有し、個々の乗算器のテスト結果に基づいて
複数個の乗算器のうち任意の乗算器を除き、残りの乗算
器を再配置することができるＦＩＲ型ディジタルフィル
タである。

【００２８】次に、上記構成によるディジタルフィルタ
の動作について説明する。（Ｄ）任意の乗算器（第１乗算器１０ａ〜第４乗算器１
０ｄ）の故障の有無を調べる動作について説明する。ま
ず、第１レジスタ９ａ〜第４レジスタ９ｄが入力端子２
に縦続接続しているので、この入力端子２に入力するデ
ィジタルフィルタの係数であるディジタル信号は第４レ
ジスタ９ｄに保持される係数から順次入力し、そして、
図示せぬクロック回路から出力するクロックに応答し
て、第１レジスタ９ａ〜第４レジスタ９ｄにロードす
る。

【００２９】そして、この係数が第１レジスタ９ａ〜第
４レジスタ９ｄにロードしたのち、図示せぬ制御信号に
よって、第１スイッチ回路１８ａ〜第４スイッチ回路１
８ｄのトランスファ接点をｂ側に接続し、スイッチ回路
１９を「オフ」状態にし、第１スイッチ回路２０ａを
「オン」状態にし、第２スイッチ回路２０ｂ〜第４スイ
ッチ回路２０ｄを「オン」状態にする。この状態で、入
力信号であるディジタル信号を入力端子１に入力する
と、第１乗算器１０ａの出力は加算器２１を介して出力
端子７から出力する。このため、第１乗算器１０ａの故
障の有無を調べることができる。

【００３０】次に、第１スイッチ回路１８ａ〜第４スイ
ッチ回路１８ｄのトランスファ接点をｂ側に接続し、ス
イッチ回路１９を「オフ」状態にし、第２スイッチ回路
２０ｂを「オン」状態にし、第１スイッチ回路２０ａ、
第３スイッチ回路２０ｃおよび第４スイッチ回路２０ｄ
を「オフ」状態にする。この状態で、入力信号であるデ
ィジタル信号を入力端子１に入力すると、第２乗算器１
０ｂの出力は加算器２１を介して出力端子７から出力す
る。このため、第２乗算器１０ｂの故障の有無を調べる
ことができる。同様に、これらの動作を繰り返すことに
よって、任意の乗算器の故障の有無を調べることができ
る。

【００３１】（Ｅ）次に第１乗算器１０ａ〜第４乗算器
１０ｄのうち、例えば第２乗算器１０ｂが故障した場合
の動作について説明する。まず、制御信号により、第２
スイッチ回路１８ｂのトランスファ接点をａ側に接続
し、第１スイッチ回路１８ａ、第３スイッチ回路１８ｃ
および第４スイッチ回路１８ｄの各トランスファ接点を
ｂ側に接続する。スイッチ回路１９を「オン」状態に
し、第１スイッチ回路２０ａ、第３スイッチ回路２０
ｃ、および第４スイッチ回路２０ｄを「オン」状態に
し、第２スイッチ回路２０ｂを「オフ」状態にする。

【００３２】このため、第１遅延回路８ａの出力は第２
スイッチ回路１８ｂを介してメモリ１６に接続し、この
メモリ１６の出力はスイッチ回路１９を介して加算器２
１に接続する。そして、入力端子１７を介してメモリ１
６の電源を「オン」にする。ここで、メモリ１６は書き
換え可能にし、第２乗算器１０ｂの機能を実現するもの
である。すなわち、メモリ１６の内容は第２レジスタ９
ｂに保持されているディジタル信号と第１遅延回路８ａ
の出力であるディジタル信号との乗算結果を持つものと
する。

【００３３】これにより、メモリ１６からは第２乗算器
１０ｂが正常に動作している場合に得られる出力と同じ
出力が得られる。こうして、第１遅延回路８ａの出力は
メモリ１６とスイッチ回路１９を介して加算器２１に入
力することになる。しかも、第２乗算器１０ｂのエラー
出力は第２スイッチ回路２０ｂが「オフ」状態のため、
加算器２１に伝わらない。このようにして、ディジタル
フィルタは正常に機能することができる。

【００３４】したがって、ディジタルフィルタの係数で
あるディジタル係数を変更することにより、各乗算器の
乗算結果が変わり、各加算器の出力が変化する。これに
よりディジタルフィルタの特性を変化させることができ
る。

【００３５】（Ｆ）なお、第１乗算器１０ａ〜第４乗算
器１０ｄに故障がなく正常の動作する場合には、メモリ
１６の電源を「オフ」とし、第１スイッチ回路１８ａ〜
第４スイッチ回路１８ｄの各トランスファ接点をｂ側に
接続し、スイッチ回路１９を「オフ」状態にし、第１ス
イッチ回路２０ａ〜第４スイッチ回路２０ｄを「オン」
状態にすることにより、このディジタルフィルタは正常
に機能することができる。したがって、ディジタルフィ
ルタの係数であるディジタル係数を変更することによ
り、各乗算器の乗算結果が変わり、各乗算器の出力が変
化する。これによりディジタルフィルタの特性を変化さ
せることができる。

【００３６】

【発明の効果】以上詳細に説明したように、本発明に係
るディジタルフィルタによれば、各遅延手段の接続を変
更するための切り換え手段と、各乗算器の接続を変更す
るための切り換え手段と、乗算器の機能を実現するため
の手段と、加算器の機能を実現するための手段とを設け
ることにより、故障した乗算器を除いて、残りの乗算器
を再配置することができるようにしたので、複数個の乗
算器のうち任意の乗算器に故障が生じた場合でも、ディ
ジタルフィルタとしての機能を実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例によるディジタルフィルタを
示すブロック図である。

【図２】本発明の他の実施例によるディジタルフィルタ
を示すブロック図である。

【図３】従来のディジタルフィルタの具体的構成例を示
すブロック図である。

【図４】従来のディジタルフィルタの他の具体的構成例
を示すブロック図である。

【符号の説明】

１２メモリ１３遅延回路１５ａ〜１５ｇスイッチ回路１６メモリ１８ａ〜１８ｄスイッチ回路１９，２０ａ〜２０ｄスイッチ回路２１加算器

Claims

【特許請求の範囲】

【請求項１】複数個の乗算器と、この乗算器の係数で
あるディジタル信号を保持するディジタル信号保持手段
と、前記乗算器の出力を所定期間遅延させるための遅延
手段と、複数個の加算器と、この加算器の出力を所定期
間遅延させるための遅延手段とを有するディジタルフィ
ルタであって、前記遅延手段の接続を変更するための切
り換え手段と、前記乗算器の機能を実現するための手段
と、前記加算器の機能を実現するための手段とを備えた
ことを特徴とするディジタルフィルタ。
【請求項２】複数個の乗算器と、この乗算器の係数で
あるディジタル信号を保持するディジタル信号保持手段
と、前記乗算器の入力を所定期間遅延させるための遅延
手段と、前記乗算器の出力を加算するための加算器とを
有するディジタルフィルタであって、前記遅延手段の接
続を変更するための切り換え手段と、前記乗算器の接続
を変更するための切り換え手段と、前記乗算器の機能を
実現するための手段と、前記加算器の機能を実現するた
めの手段とを備えたことを特徴とするディジタルフィル
タ。