JPH05102827A - バツフア回路 - Google Patents
バツフア回路Info
- Publication number
- JPH05102827A JPH05102827A JP3257375A JP25737591A JPH05102827A JP H05102827 A JPH05102827 A JP H05102827A JP 3257375 A JP3257375 A JP 3257375A JP 25737591 A JP25737591 A JP 25737591A JP H05102827 A JPH05102827 A JP H05102827A
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- JP
- Japan
- Prior art keywords
- transistor
- buffer circuit
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- changes
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- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】バッファ回路が動作する時の電流ノイズによる
回路の誤動作や特性悪化を防止する。 【構成】Ｐチャネルトランジスタ１とＮチャネルトラン
ジスタ２で構成されたインバータに対して、前記トラン
ジスタ１，２にそれぞれ反対導電型トランジスタ３，４
が並列に接続され、トランジスタ３，４のゲートが、ト
ランジスタ１，２と独立している。
回路の誤動作や特性悪化を防止する。 【構成】Ｐチャネルトランジスタ１とＮチャネルトラン
ジスタ２で構成されたインバータに対して、前記トラン
ジスタ１，２にそれぞれ反対導電型トランジスタ３，４
が並列に接続され、トランジスタ３，４のゲートが、ト
ランジスタ１，２と独立している。
Description
【０００１】
【産業上の利用分野】本発明はバッファ回路に関する。
【０００２】
【従来の技術】従来のバッファ回路は、図２に示すよう
に、Ｐチャネルトランジスタ１とＮチャネルトランジス
タ２より構成されるインバータが使用され、さらに出力
負荷駆動能力を高くするために、前記トランジスタ１，
２のチャネル幅を充分大きくするなどして、ｇｍを高め
ている。
に、Ｐチャネルトランジスタ１とＮチャネルトランジス
タ２より構成されるインバータが使用され、さらに出力
負荷駆動能力を高くするために、前記トランジスタ１，
２のチャネル幅を充分大きくするなどして、ｇｍを高め
ている。
【０００３】
【発明が解決しようとする課題】このような従来のバッ
ファ回路では、データの“Ｈ”レベルから“Ｌ”レベル
へ、又は“Ｌ”レベルから“Ｈ”レベルへの変化時に、
Ｐチャネルトランジスタ１とＮチャネルトランジスタ２
が同時にＯＮ状態となるために、電源からＧＮＤへ、前
記トランジスタ１，２を介して、急激に電流が流れるこ
ととなる。この急激に流れる電流は、電源及びＧＮＤに
存在する寄生抵抗，寄生インダクタンスにより、電源・
ＧＮＤにノイズを生じさせ、回路の誤動作や特性悪化等
を生じさせるという問題点があった。
ファ回路では、データの“Ｈ”レベルから“Ｌ”レベル
へ、又は“Ｌ”レベルから“Ｈ”レベルへの変化時に、
Ｐチャネルトランジスタ１とＮチャネルトランジスタ２
が同時にＯＮ状態となるために、電源からＧＮＤへ、前
記トランジスタ１，２を介して、急激に電流が流れるこ
ととなる。この急激に流れる電流は、電源及びＧＮＤに
存在する寄生抵抗，寄生インダクタンスにより、電源・
ＧＮＤにノイズを生じさせ、回路の誤動作や特性悪化等
を生じさせるという問題点があった。
【０００４】又、前記電流以外にバッファ回路の出力負
荷をｇｍの良いトランジスタでドライブするため、電源
及びＧＮＤに急激に電流が流れることとなり、前記電流
と同様の問題点があった。
荷をｇｍの良いトランジスタでドライブするため、電源
及びＧＮＤに急激に電流が流れることとなり、前記電流
と同様の問題点があった。
【０００５】本発明の目的は、前記問題点を解決し、急
激に大電流が流れないようにしたバッファ回路を提供す
ることにある。
激に大電流が流れないようにしたバッファ回路を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明のバッファ回路の
構成は、第１，第２のトランジスタが直列接続されその
共通接続点を出力となし、第３，第４のトランジスタが
直列接続されその共通接続点が前記出力に接続され、前
記第１，第２，第３，第４のトランジスタのゲートは共
通接続されておらず、各々の前記ゲートに独立した信号
が入力されるようになっていることを特徴とする。
構成は、第１，第２のトランジスタが直列接続されその
共通接続点を出力となし、第３，第４のトランジスタが
直列接続されその共通接続点が前記出力に接続され、前
記第１，第２，第３，第４のトランジスタのゲートは共
通接続されておらず、各々の前記ゲートに独立した信号
が入力されるようになっていることを特徴とする。
【０００７】
【実施例】図１は本発明の一実施例のバッファ回路の回
路図である。
路図である。
【０００８】図１において、本実施例のバッファ回路
は、Ｐチャネルトランジスタ１とＮチャネルトランジス
タ２とで構成されるインバータに、前記トランジスタ１
のソース及びドレインにＮチャネルトランジスタ３のソ
ース及びドレインが、トランジスタ２のソース及びドレ
インにＰチャネルトランジスタ４のソース及びドレイン
がそれぞれ接続され、前記トランジスタ１，３，４，２
のゲートはそれぞれ独立しており、信号Ｓ１，Ｓ２，Ｓ
３，Ｓ４が入力されている。
は、Ｐチャネルトランジスタ１とＮチャネルトランジス
タ２とで構成されるインバータに、前記トランジスタ１
のソース及びドレインにＮチャネルトランジスタ３のソ
ース及びドレインが、トランジスタ２のソース及びドレ
インにＰチャネルトランジスタ４のソース及びドレイン
がそれぞれ接続され、前記トランジスタ１，３，４，２
のゲートはそれぞれ独立しており、信号Ｓ１，Ｓ２，Ｓ
３，Ｓ４が入力されている。
【０００９】次に、動作について詳細に説明する。信号
Ｓ１〜Ｓ４は、図３に示す波形が入力されており、図１
のバッファ回路の出力Ｏが“Ｈ”レベルから“Ｌ”レベ
ルに変化する場合、まず信号Ｓ１が“Ｌ”レベルから
“Ｈ”レベルに、信号Ｓ２が“Ｈ”レベルから“Ｌ”レ
ベルに変化し、トランジスタ１，３がＯＮ状態からＯＦ
Ｆ状態となる。
Ｓ１〜Ｓ４は、図３に示す波形が入力されており、図１
のバッファ回路の出力Ｏが“Ｈ”レベルから“Ｌ”レベ
ルに変化する場合、まず信号Ｓ１が“Ｌ”レベルから
“Ｈ”レベルに、信号Ｓ２が“Ｈ”レベルから“Ｌ”レ
ベルに変化し、トランジスタ１，３がＯＮ状態からＯＦ
Ｆ状態となる。
【００１０】次に、信号Ｓ１，Ｓ２の変化のｔ１後に信
号Ｓ３が又ｔ２後に信号Ｓ４がそれぞれ“Ｈ”レベルか
ら“Ｌ”レベル、“Ｌ”レベルから“Ｈ”レベルへ変化
し、トランジスタ２，４がＯＦＦ状態からＯＮ状態とな
る。
号Ｓ３が又ｔ２後に信号Ｓ４がそれぞれ“Ｈ”レベルか
ら“Ｌ”レベル、“Ｌ”レベルから“Ｈ”レベルへ変化
し、トランジスタ２，４がＯＦＦ状態からＯＮ状態とな
る。
【００１１】この時、電源に直接接続されているトラン
ジスタ１，３がＯＦＦ状態となった後にＧＮＤに接続さ
れているトランジスタ２，４がＯＮ状態となるため、電
源からＧＮＤへ急激に電流が流れることはない。又、信
号Ｓ４は信号Ｓ３より後で、変化するので、トランジス
タ４がＯＮした後トランジスタ２がＯＮするため、バッ
ファ回路の出力負荷を初めにドライブするのは、トラン
ジスタ４になるが、バッファ回路の出力Ｏはトランジス
タ４のソースに接続されているので、ソース・フォロア
の様な動作となり、出力Ｏが“Ｈ”から“Ｌ”に変化す
るにつれ、トランジスタ４のゲート・ソース間バイアス
は低下し、かつソース電位が変化することにより、基板
効果が見えてくるため、その結果トランジスタ４のｇｍ
は低下することとなる。
ジスタ１，３がＯＦＦ状態となった後にＧＮＤに接続さ
れているトランジスタ２，４がＯＮ状態となるため、電
源からＧＮＤへ急激に電流が流れることはない。又、信
号Ｓ４は信号Ｓ３より後で、変化するので、トランジス
タ４がＯＮした後トランジスタ２がＯＮするため、バッ
ファ回路の出力負荷を初めにドライブするのは、トラン
ジスタ４になるが、バッファ回路の出力Ｏはトランジス
タ４のソースに接続されているので、ソース・フォロア
の様な動作となり、出力Ｏが“Ｈ”から“Ｌ”に変化す
るにつれ、トランジスタ４のゲート・ソース間バイアス
は低下し、かつソース電位が変化することにより、基板
効果が見えてくるため、その結果トランジスタ４のｇｍ
は低下することとなる。
【００１２】従って、出力Ｏの変化はｇｍの低いトラン
ジスタ４のみが動作するため緩やかになり、ある程度出
力Ｏが変化した後、トランジスタ２が動作し、“Ｌ”レ
ベルにすみやかに変化するため、電源及びＧＮＤに急激
に電流が流れることはない。
ジスタ４のみが動作するため緩やかになり、ある程度出
力Ｏが変化した後、トランジスタ２が動作し、“Ｌ”レ
ベルにすみやかに変化するため、電源及びＧＮＤに急激
に電流が流れることはない。
【００１３】バッファ回路の出力Ｏが“Ｌ”レベルから
“Ｈ”レベルに変化する場合は、信号Ｓ３，Ｓ４がまず
変化し、そのｔ３後に信号Ｓ２が変化し、又ｔ４後に信
号Ｓ１が変化し、トランジスタ２，４がＯＦＦ状態とな
った後にまずトランジスタ３がＯＮし、最後にトランジ
スタ１がＯＮすることとなり、前述した出力Ｏが“Ｈ”
レベルから“Ｌ”レベルに変化する場合と同様に、電源
及びＧＮＤに急激に電流が流れることはない。
“Ｈ”レベルに変化する場合は、信号Ｓ３，Ｓ４がまず
変化し、そのｔ３後に信号Ｓ２が変化し、又ｔ４後に信
号Ｓ１が変化し、トランジスタ２，４がＯＦＦ状態とな
った後にまずトランジスタ３がＯＮし、最後にトランジ
スタ１がＯＮすることとなり、前述した出力Ｏが“Ｈ”
レベルから“Ｌ”レベルに変化する場合と同様に、電源
及びＧＮＤに急激に電流が流れることはない。
【００１４】図４は本発明の他の実施例のバッファ回路
を示す回路図である。
を示す回路図である。
【００１５】図４において、本実施例は、Ｐチャネルト
ランジスタ１，４とＮチャネルトランジスタ２，３と、
ＮＡＮＤゲート８と、ＮＯＲゲート７と、インバータ
５，６とを備えている。
ランジスタ１，４とＮチャネルトランジスタ２，３と、
ＮＡＮＤゲート８と、ＮＯＲゲート７と、インバータ
５，６とを備えている。
【００１６】ＮＡＮＤゲート８とＮＯＲゲート７にイン
バータを介して互いの入力に信号をフィード・バックす
ることにより、図３に示す信号Ｓ１〜Ｓ４が得られるこ
とは明白であり、従って前記一実施例と同様に、電源及
びＧＮＤに急激に電流が流れることはない。
バータを介して互いの入力に信号をフィード・バックす
ることにより、図３に示す信号Ｓ１〜Ｓ４が得られるこ
とは明白であり、従って前記一実施例と同様に、電源及
びＧＮＤに急激に電流が流れることはない。
【００１７】
【発明の効果】以上説明したように、本発明は、特にＰ
チャネルトランジスタとＮチャネルトランジスタとで構
成されたインバータに対して前記トランジスタにそれぞ
れ反対導電型トランジスタが前記トランジスタに並列に
接続され、前記反対導電型トランジスタのゲートを前記
トランジスタと独立させることにより、バッファ回路が
動作する時に電源及びＧＮＤに急激に電流が流れること
がなく、従って前記電流によって生じるノイズにより、
回路の誤動作や特性悪化等が生じることがないという効
果を有する。
チャネルトランジスタとＮチャネルトランジスタとで構
成されたインバータに対して前記トランジスタにそれぞ
れ反対導電型トランジスタが前記トランジスタに並列に
接続され、前記反対導電型トランジスタのゲートを前記
トランジスタと独立させることにより、バッファ回路が
動作する時に電源及びＧＮＤに急激に電流が流れること
がなく、従って前記電流によって生じるノイズにより、
回路の誤動作や特性悪化等が生じることがないという効
果を有する。
【図１】本発明の一実施例のバッファ回路を示すブロッ
ク図である。
ク図である。
【図２】従来のバッファ回路を示すブロック図である。
【図３】図１の実施例の各部の信号を示す波形図であ
る。
る。
【図４】本発明の他の実施例のバッファ回路を示すブロ
ック図である。
ック図である。
１，４ Ｐチャネルトランジスタ ２，３ Ｎチャネルトランジスタ ５，６ インバータ ７ ＮＯＲゲート ８ ＮＡＮＤゲート
Claims (2)
- 【請求項１】 第１，第２のトランジスタが直列接続さ
れその共通接続点を出力となし、第３，第４のトランジ
スタが直列接続されその共通接続点が前記出力に接続さ
れ、前記第１，第２，第３，第４のトランジスタのゲー
トは共通接続されておらず、各々の前記ゲートに独立し
た信号が入力されるようになっていることを特徴とする
バッファ回路。 - 【請求項２】 第１，第４のトランジスタと第２，第３
のトランジスタとが、互いに逆のチャネル型となってい
る請求項１記載のバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257375A JPH05102827A (ja) | 1991-10-04 | 1991-10-04 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257375A JPH05102827A (ja) | 1991-10-04 | 1991-10-04 | バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102827A true JPH05102827A (ja) | 1993-04-23 |
Family
ID=17305519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257375A Pending JPH05102827A (ja) | 1991-10-04 | 1991-10-04 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102827A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7602651B2 (en) | 2006-12-13 | 2009-10-13 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
-
1991
- 1991-10-04 JP JP3257375A patent/JPH05102827A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7602651B2 (en) | 2006-12-13 | 2009-10-13 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991019 |