JPH05102830A - バツフア回路 - Google Patents
バツフア回路Info
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- JPH05102830A JPH05102830A JP3260197A JP26019791A JPH05102830A JP H05102830 A JPH05102830 A JP H05102830A JP 3260197 A JP3260197 A JP 3260197A JP 26019791 A JP26019791 A JP 26019791A JP H05102830 A JPH05102830 A JP H05102830A
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- Japan
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- mos transistor
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- 230000007423 decrease Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 負荷容量充放電電流を含む出力バッファ回路
の過大電流を設定値以下に抑制するバッファ回路を実現
する。 【構成】 ＰチャネルＭＯＳトランジスタ１およびＮチ
ャネルＭＯＳトランジスタ２より成るインバータ回路に
縦続接続されるバッファ出力回路として、ソースに前記
インバータ回路の出力１０２が入力され、ゲートが抵抗
７を介して電源に接続されるＮチャネルＭＯＳトランジ
スタ３と、ソースに前記インバータ回路の出力１０２が
入力され、ゲートが抵抗８を介して接地電位に接続され
るＰチャネルＭＯＳトランジスタ４と、ソースがＮチャ
ネルＭＯＳトランジスタ３のゲートに接続され、ゲート
がＮチャネルＭＯＳトランジスタ３のドレインに接続さ
れて、ドレインが出力端子に接続されるＰチャネルＭＯ
Ｓトランジスタ５と、ソースが前記ＰチャネルＭＯＳト
ランジスタ４のゲートに接続され、ゲートがＰチャネル
ＭＯＳトランジスタ４のドレインに接続されて、ドレイ
ンが前記出力端子に接続されるＮチャネルＭＯＳトラン
ジスタ６とを備えて構成される。
の過大電流を設定値以下に抑制するバッファ回路を実現
する。 【構成】 ＰチャネルＭＯＳトランジスタ１およびＮチ
ャネルＭＯＳトランジスタ２より成るインバータ回路に
縦続接続されるバッファ出力回路として、ソースに前記
インバータ回路の出力１０２が入力され、ゲートが抵抗
７を介して電源に接続されるＮチャネルＭＯＳトランジ
スタ３と、ソースに前記インバータ回路の出力１０２が
入力され、ゲートが抵抗８を介して接地電位に接続され
るＰチャネルＭＯＳトランジスタ４と、ソースがＮチャ
ネルＭＯＳトランジスタ３のゲートに接続され、ゲート
がＮチャネルＭＯＳトランジスタ３のドレインに接続さ
れて、ドレインが出力端子に接続されるＰチャネルＭＯ
Ｓトランジスタ５と、ソースが前記ＰチャネルＭＯＳト
ランジスタ４のゲートに接続され、ゲートがＰチャネル
ＭＯＳトランジスタ４のドレインに接続されて、ドレイ
ンが前記出力端子に接続されるＮチャネルＭＯＳトラン
ジスタ６とを備えて構成される。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はバッファ回路に関し、特
に、ＣＭＯＳ構成によるバッファ回路に関する。
に、ＣＭＯＳ構成によるバッファ回路に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ構成によるバッファ回路
は、図３に一例が示されるように、負荷容量２７に対応
して、ＰチャネルＭＯＳトランジスタ２３およびＮチャ
ネルＭＯＳトランジスタ２４により形成されるインバー
タと、ＰチャネルＭＯＳトランジスタ２５およびＮチャ
ネルＭＯＳトランジスタ２６により形成されるインバー
タとにより構成されるインバータ形式による回路が多く
用いられており、前段ゲート出力を直接バッファ回路の
入力側に接続されているものが多い。
は、図３に一例が示されるように、負荷容量２７に対応
して、ＰチャネルＭＯＳトランジスタ２３およびＮチャ
ネルＭＯＳトランジスタ２４により形成されるインバー
タと、ＰチャネルＭＯＳトランジスタ２５およびＮチャ
ネルＭＯＳトランジスタ２６により形成されるインバー
タとにより構成されるインバータ形式による回路が多く
用いられており、前段ゲート出力を直接バッファ回路の
入力側に接続されているものが多い。
【０００３】
【発明が解決しようとする課題】上述した従来のバッフ
ァ回路においては、前段ゲート出力の急峻な立上り・立
下り波形が、直接バッファ回路に入力されるために、バ
ッファ出力の波形も立上り・立下りが共に急峻な波形と
なり、その上、更に負荷容量の充放電により過渡的に極
大の電流が流れ、ソースの電源および接地のそれぞれの
電位が配線等の電圧降下により浮く状態となり、特性の
劣化および誤動作等を惹起するという欠点がある。
ァ回路においては、前段ゲート出力の急峻な立上り・立
下り波形が、直接バッファ回路に入力されるために、バ
ッファ出力の波形も立上り・立下りが共に急峻な波形と
なり、その上、更に負荷容量の充放電により過渡的に極
大の電流が流れ、ソースの電源および接地のそれぞれの
電位が配線等の電圧降下により浮く状態となり、特性の
劣化および誤動作等を惹起するという欠点がある。
【０００４】
【課題を解決するための手段】第１の発明のバッファ回
路は、ＣＭＯＳ構成によるバッファ回路において、所定
の前段を形成するインバータ回路に縦続接続されるバッ
ファ出力回路として、ソースに前記インバータ回路の出
力が入力され、ゲートが第１の抵抗を介して高電位の電
源に接続される第１のＮチャネルＭＯＳトランジスタ
と、ソースに前記インバータ回路の出力が入力され、ゲ
ートが第２の抵抗を介して低電位の電源に接続される第
１のＰチャネルＭＯＳトランジスタと、ソースが前記第
１のＮチャネルＭＯＳトランジスタのゲートに接続さ
れ、ゲートが前記第１のＮチャネルＭＯＳトランジスタ
のドレインに接続されて、ドレインが出力端子に接続さ
れる第２のＰチャネルＭＯＳトランジスタと、ソースが
前記第１のＰチャネルＭＯＳトランジスタのゲートに接
続され、ゲートが前記第１のＰチャネルＭＯＳトランジ
スタのドレインに接続されて、ドレインが前記出力端子
に接続される第２のＮチャネルＭＯＳトランジスタと、
を備えて構成される。
路は、ＣＭＯＳ構成によるバッファ回路において、所定
の前段を形成するインバータ回路に縦続接続されるバッ
ファ出力回路として、ソースに前記インバータ回路の出
力が入力され、ゲートが第１の抵抗を介して高電位の電
源に接続される第１のＮチャネルＭＯＳトランジスタ
と、ソースに前記インバータ回路の出力が入力され、ゲ
ートが第２の抵抗を介して低電位の電源に接続される第
１のＰチャネルＭＯＳトランジスタと、ソースが前記第
１のＮチャネルＭＯＳトランジスタのゲートに接続さ
れ、ゲートが前記第１のＮチャネルＭＯＳトランジスタ
のドレインに接続されて、ドレインが出力端子に接続さ
れる第２のＰチャネルＭＯＳトランジスタと、ソースが
前記第１のＰチャネルＭＯＳトランジスタのゲートに接
続され、ゲートが前記第１のＰチャネルＭＯＳトランジ
スタのドレインに接続されて、ドレインが前記出力端子
に接続される第２のＮチャネルＭＯＳトランジスタと、
を備えて構成される。
【０００５】また、第２の発明のバッファ回路は、ＣＭ
ＯＳ構成によるバッファ回路において、所定の前段を形
成するインバータ回路に縦続接続されるバッファ出力回
路として、ソースに前記インバータ回路の出力が入力さ
れ、ゲートが第１の抵抗を介して高電位の電源に接続さ
れる第１のＮチャネルＭＯＳトランジスタと、ソースに
前記インバータ回路の出力が入力され、ゲートが第２の
抵抗を介して低電位の電源に接続される第１のＰチャネ
ルＭＯＳトランジスタと、ソースが前記第１のＮチャネ
ルＭＯＳトランジスタのゲートに接続され、ゲートが第
３の抵抗を介して前記第１のＮチャネルＭＯＳトランジ
スタのドレインに接続されて、ドレインが出力端子に接
続される第２のＰチャネルＭＯＳトランジスタと、ソー
スが前記第１のＰチャネルＭＯＳトランジスタのゲート
に接続され、ゲートが第４の抵抗を介して前記第１のＰ
チャネルＭＯＳトランジスタのドレインに接続されて、
ドレインが前記出力端子に接続される第２のＮチャネル
ＭＯＳトランジスタと、ソースが高電位の電源に接続さ
れ、ゲートが前記第２のＰチャネルＭＯＳトランジスタ
のゲートに接続されて、ドレインが前記出力端子に接続
される第３のＰチャネルＭＯＳトランジスタと、ソース
が低電位の電源に接続され、ゲートが前記第２のＮチャ
ネルＭＯＳトランジスタのゲートに接続されて、ドレイ
ンが前記出力端子に接続される第３のＮチャネルＭＯＳ
トランジスタと、を備えて構成される。
ＯＳ構成によるバッファ回路において、所定の前段を形
成するインバータ回路に縦続接続されるバッファ出力回
路として、ソースに前記インバータ回路の出力が入力さ
れ、ゲートが第１の抵抗を介して高電位の電源に接続さ
れる第１のＮチャネルＭＯＳトランジスタと、ソースに
前記インバータ回路の出力が入力され、ゲートが第２の
抵抗を介して低電位の電源に接続される第１のＰチャネ
ルＭＯＳトランジスタと、ソースが前記第１のＮチャネ
ルＭＯＳトランジスタのゲートに接続され、ゲートが第
３の抵抗を介して前記第１のＮチャネルＭＯＳトランジ
スタのドレインに接続されて、ドレインが出力端子に接
続される第２のＰチャネルＭＯＳトランジスタと、ソー
スが前記第１のＰチャネルＭＯＳトランジスタのゲート
に接続され、ゲートが第４の抵抗を介して前記第１のＰ
チャネルＭＯＳトランジスタのドレインに接続されて、
ドレインが前記出力端子に接続される第２のＮチャネル
ＭＯＳトランジスタと、ソースが高電位の電源に接続さ
れ、ゲートが前記第２のＰチャネルＭＯＳトランジスタ
のゲートに接続されて、ドレインが前記出力端子に接続
される第３のＰチャネルＭＯＳトランジスタと、ソース
が低電位の電源に接続され、ゲートが前記第２のＮチャ
ネルＭＯＳトランジスタのゲートに接続されて、ドレイ
ンが前記出力端子に接続される第３のＮチャネルＭＯＳ
トランジスタと、を備えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、負荷容量
９に対応して、ＰチャネルＭＯＳトランジスタ１および
ＮチャネルＭＯＳトランジスタ２により形成されるイン
バータ回路と、ＮチャネルＭＯＳトランジスタ３、Ｐチ
ャネルＭＯＳトランジスタ４、ＰチャネルＭＯＳトラン
ジスタ５、ＮチャネルＭＯＳトランジスタ６、抵抗７お
よび８により形成されるインバータ・バッファ回路とを
備えて構成される。
である。図１に示されるように、本実施例は、負荷容量
９に対応して、ＰチャネルＭＯＳトランジスタ１および
ＮチャネルＭＯＳトランジスタ２により形成されるイン
バータ回路と、ＮチャネルＭＯＳトランジスタ３、Ｐチ
ャネルＭＯＳトランジスタ４、ＰチャネルＭＯＳトラン
ジスタ５、ＮチャネルＭＯＳトランジスタ６、抵抗７お
よび８により形成されるインバータ・バッファ回路とを
備えて構成される。
【０００８】図１において、入力信号１０１は、Ｐチャ
ネルＭＯＳトランジスタ１およびＮチャネルＭＯＳトラ
ンジスタ２により形成されるインバータ回路に入力さ
れ、信号１０２として出力され、ＮチャネルＭＯＳトラ
ンジスタ３およびＰチャネルＭＯＳトランジスタ４の、
それぞれのソースに入力される。このインバータ回路自
体は、従来より用いられている回路であるが、本発明の
特徴とするところは、上述の構成に成るインバータ・バ
ッファ回路にある。
ネルＭＯＳトランジスタ１およびＮチャネルＭＯＳトラ
ンジスタ２により形成されるインバータ回路に入力さ
れ、信号１０２として出力され、ＮチャネルＭＯＳトラ
ンジスタ３およびＰチャネルＭＯＳトランジスタ４の、
それぞれのソースに入力される。このインバータ回路自
体は、従来より用いられている回路であるが、本発明の
特徴とするところは、上述の構成に成るインバータ・バ
ッファ回路にある。
【０００９】インバータ・バッファ回路を形成するＰチ
ャネルＭＯＳトランジスタ５のドレインより出力される
バッファ出力信号１０７を介して行われる負荷容量９に
対する充電が終了し、ＰチャネルＭＯＳトランジスタ５
のソースより出力される信号１０５は電源電圧レベルと
なり、ＮチャネルＭＯＳトランジスタ６のソースにおけ
る信号１０６が接地電位レベルとなると、ＮチャネルＭ
ＯＳトランジスタ３とＰチャネルＭＯＳトランジスタ４
は、共にオン状態となる。前段のインバータ回路から出
力される信号１０２が“１”レベルの場合においては、
ＰチャネルＭＯＳトランジスタ５はオフの状態、Ｎチャ
ネルＭＯＳトランジスタ６はオンの状態となり、バッフ
ァ出力信号１０７は、抵抗８およびＮチャネルＭＯＳト
ランジスタ６を介して接地電位までレベルが低下しよう
とする。しかしながら、抵抗８とＮチャネルＭＯＳトラ
ンジスタ６を通して電流が流れ、この電流による抵抗８
における電圧降下により、ＰチャネルＭＯＳトランジス
タ４のゲート電位が浮き、ＰチャネルＭＯＳトランジス
タ４はオフ状態となる。このために、ＰチャネルＭＯＳ
トランジスタ４のドレインはレベル保持状態となり、そ
の直前における電位がそのまま保持されて、この電位レ
ベルにより制限された電流が、ＮチャネルＭＯＳトラン
ジスタ６と抵抗８に流れる状態となる。
ャネルＭＯＳトランジスタ５のドレインより出力される
バッファ出力信号１０７を介して行われる負荷容量９に
対する充電が終了し、ＰチャネルＭＯＳトランジスタ５
のソースより出力される信号１０５は電源電圧レベルと
なり、ＮチャネルＭＯＳトランジスタ６のソースにおけ
る信号１０６が接地電位レベルとなると、ＮチャネルＭ
ＯＳトランジスタ３とＰチャネルＭＯＳトランジスタ４
は、共にオン状態となる。前段のインバータ回路から出
力される信号１０２が“１”レベルの場合においては、
ＰチャネルＭＯＳトランジスタ５はオフの状態、Ｎチャ
ネルＭＯＳトランジスタ６はオンの状態となり、バッフ
ァ出力信号１０７は、抵抗８およびＮチャネルＭＯＳト
ランジスタ６を介して接地電位までレベルが低下しよう
とする。しかしながら、抵抗８とＮチャネルＭＯＳトラ
ンジスタ６を通して電流が流れ、この電流による抵抗８
における電圧降下により、ＰチャネルＭＯＳトランジス
タ４のゲート電位が浮き、ＰチャネルＭＯＳトランジス
タ４はオフ状態となる。このために、ＰチャネルＭＯＳ
トランジスタ４のドレインはレベル保持状態となり、そ
の直前における電位がそのまま保持されて、この電位レ
ベルにより制限された電流が、ＮチャネルＭＯＳトラン
ジスタ６と抵抗８に流れる状態となる。
【００１０】負荷容量９における放電が完了に近づき放
電電流が減少すると、抵抗８における電圧降下が小さく
なり、ＰチャネルＭＯＳトランジスタ４はオン状態に復
帰して、ＰチャネルＭＯＳトランジスタ４のドレインの
電位が上昇し、これに対応して、ＮチャネルＭＯＳトラ
ンジスタ６に流れる電流を増加させて、その電流を所定
の設定値に保持するように動作する。しかし、負荷にお
いて要求される電流がＮチャネルＭＯＳトランジスタ６
の駆動能力を下回ると、要求以上の電流を流すことがで
きなくなり、やがてバッファ出力信号１０７は、接地電
位レベルに到達して電流は流れなくなる。同様に、抵抗
７における電圧降下により、ＮチャネルＭＯＳトランジ
スタ３のドレインの電位が制限され、これにより、Ｐチ
ャネルＭＯＳトランジスタ５の駆動能力を制限すること
により、ＰチャネルＭＯＳトランジスタ５に流れる電流
を設定値以下に制限することが可能である。
電電流が減少すると、抵抗８における電圧降下が小さく
なり、ＰチャネルＭＯＳトランジスタ４はオン状態に復
帰して、ＰチャネルＭＯＳトランジスタ４のドレインの
電位が上昇し、これに対応して、ＮチャネルＭＯＳトラ
ンジスタ６に流れる電流を増加させて、その電流を所定
の設定値に保持するように動作する。しかし、負荷にお
いて要求される電流がＮチャネルＭＯＳトランジスタ６
の駆動能力を下回ると、要求以上の電流を流すことがで
きなくなり、やがてバッファ出力信号１０７は、接地電
位レベルに到達して電流は流れなくなる。同様に、抵抗
７における電圧降下により、ＮチャネルＭＯＳトランジ
スタ３のドレインの電位が制限され、これにより、Ｐチ
ャネルＭＯＳトランジスタ５の駆動能力を制限すること
により、ＰチャネルＭＯＳトランジスタ５に流れる電流
を設定値以下に制限することが可能である。
【００１１】以上により、負荷容量における充放電によ
る電流と、ＰチャネルＭＯＳトランジスタ５およびＮチ
ャネルＭＯＳトランジスタ６の同時オン状態に起因する
貫通電流とを含めて、インバータ・バッファ回路におい
て生じる過大電流を、所定の設定値以下に制限すること
ができる。
る電流と、ＰチャネルＭＯＳトランジスタ５およびＮチ
ャネルＭＯＳトランジスタ６の同時オン状態に起因する
貫通電流とを含めて、インバータ・バッファ回路におい
て生じる過大電流を、所定の設定値以下に制限すること
ができる。
【００１２】図２は、本発明の第２の実施例を示す回路
図である。図２に示されるように、本実施例は、負荷容
量２２に対応して、ＰチャネルＭＯＳトランジスタ１０
およびＮチャネルＭＯＳトランジスタ１１により形成さ
れるインバータ回路と、ＮチャネルＭＯＳトランジスタ
１２、１７および２１、ＰチャネルＭＯＳトランジスタ
１３、１６および２０、抵抗１４、１５、１８および１
９により形成されるインバータ・バッファ回路とを備え
て構成される。
図である。図２に示されるように、本実施例は、負荷容
量２２に対応して、ＰチャネルＭＯＳトランジスタ１０
およびＮチャネルＭＯＳトランジスタ１１により形成さ
れるインバータ回路と、ＮチャネルＭＯＳトランジスタ
１２、１７および２１、ＰチャネルＭＯＳトランジスタ
１３、１６および２０、抵抗１４、１５、１８および１
９により形成されるインバータ・バッファ回路とを備え
て構成される。
【００１３】本実施例の第１の実施例との相違点は、イ
ンバータ・バッファ回路において、抵抗１４および１５
の付加により、ＮチャネルＭＯＳトランジスタ１２およ
びＰチャネルＭＯＳトランジスタ１３のドレインの電位
の制御範囲を拡大したことと、抵抗１８および１９に接
続されたＰチャネルＭＯＳトランジスタ１６およびＮチ
ャネルＭＯＳトランジスタ１７の機能として、抵抗１８
および１９との抵抗分圧比の制御範囲を拡大させること
に主眼をおき、また、負荷容量２２の駆動用としては、
ＰチャネルＭＯＳトランジスタ２０とＮチャネルＭＯＳ
トランジスタ２１を主体として利用していることであ
る。基本的の動作については、前述の第１の実施例の場
合と同様である。
ンバータ・バッファ回路において、抵抗１４および１５
の付加により、ＮチャネルＭＯＳトランジスタ１２およ
びＰチャネルＭＯＳトランジスタ１３のドレインの電位
の制御範囲を拡大したことと、抵抗１８および１９に接
続されたＰチャネルＭＯＳトランジスタ１６およびＮチ
ャネルＭＯＳトランジスタ１７の機能として、抵抗１８
および１９との抵抗分圧比の制御範囲を拡大させること
に主眼をおき、また、負荷容量２２の駆動用としては、
ＰチャネルＭＯＳトランジスタ２０とＮチャネルＭＯＳ
トランジスタ２１を主体として利用していることであ
る。基本的の動作については、前述の第１の実施例の場
合と同様である。
【００１４】
【発明の効果】以上説明したように、本発明は、インバ
ータ形式のバッファ回路において、出力バッファ回路に
おけるＭＯＳトランジスタに流れる電流を設定値以下に
制限することにより、ソース電源および接地電位のレベ
ル低下に起因する特性の劣化ならびに誤動作を未然に防
止することができるという効果がある。
ータ形式のバッファ回路において、出力バッファ回路に
おけるＭＯＳトランジスタに流れる電流を設定値以下に
制限することにより、ソース電源および接地電位のレベ
ル低下に起因する特性の劣化ならびに誤動作を未然に防
止することができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
１、４、５、１０、１３、１６、２０、２３、２５
ＰチャネルＭＯＳトランジスタ ２、３、６、１１、１２、１７、２１、２４、２６
ＮチャネルＭＯＳトランジスタ ７、８、１４、１５、１８、１９ 抵抗 ９、２２、２７ 負荷容量
ＰチャネルＭＯＳトランジスタ ２、３、６、１１、１２、１７、２１、２４、２６
ＮチャネルＭＯＳトランジスタ ７、８、１４、１５、１８、１９ 抵抗 ９、２２、２７ 負荷容量
Claims (2)
- 【請求項１】 ＣＭＯＳ構成によるバッファ回路におい
て、所定の前段を形成するインバータ回路に縦続接続さ
れるバッファ出力回路として、 ソースに前記インバータ回路の出力が入力され、ゲート
が第１の抵抗を介して高電位の電源に接続される第１の
ＮチャネルＭＯＳトランジスタと、 ソースに前記インバータ回路の出力が入力され、ゲート
が第２の抵抗を介して低電位の電源に接続される第１の
ＰチャネルＭＯＳトランジスタと、 ソースが前記第１のＮチャネルＭＯＳトランジスタのゲ
ートに接続され、ゲートが前記第１のＮチャネルＭＯＳ
トランジスタのドレインに接続されて、ドレインが出力
端子に接続される第２のＰチャネルＭＯＳトランジスタ
と、 ソースが前記第１のＰチャネルＭＯＳトランジスタのゲ
ートに接続され、ゲートが前記第１のＰチャネルＭＯＳ
トランジスタのドレインに接続されて、ドレインが前記
出力端子に接続される第２のＮチャネルＭＯＳトランジ
スタと、 を備えることを特徴とするバッファ回路。 - 【請求項２】 ＣＭＯＳ構成によるバッファ回路におい
て、所定の前段を形成するインバータ回路に縦続接続さ
れるバッファ出力回路として、 ソースに前記インバータ回路の出力が入力され、ゲート
が第１の抵抗を介して高電位の電源に接続される第１の
ＮチャネルＭＯＳトランジスタと、 ソースに前記インバータ回路の出力が入力され、ゲート
が第２の抵抗を介して低電位の電源に接続される第１の
ＰチャネルＭＯＳトランジスタと、 ソースが前記第１のＮチャネルＭＯＳトランジスタのゲ
ートに接続され、ゲートが第３の抵抗を介して前記第１
のＮチャネルＭＯＳトランジスタのドレインに接続され
て、ドレインが出力端子に接続される第２のＰチャネル
ＭＯＳトランジスタと、 ソースが前記第１のＰチャネルＭＯＳトランジスタのゲ
ートに接続され、ゲートが第４の抵抗を介して前記第１
のＰチャネルＭＯＳトランジスタのドレインに接続され
て、ドレインが前記出力端子に接続される第２のＮチャ
ネルＭＯＳトランジスタと、 ソースが高電位の電源に接続され、ゲートが前記第２の
ＰチャネルＭＯＳトランジスタのゲートに接続されて、
ドレインが前記出力端子に接続される第３のＰチャネル
ＭＯＳトランジスタと、 ソースが低電位の電源に接続され、ゲートが前記第２の
ＮチャネルＭＯＳトランジスタのゲートに接続されて、
ドレインが前記出力端子に接続される第３のＮチャネル
ＭＯＳトランジスタと、 を備えることを特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260197A JP2944277B2 (ja) | 1991-10-08 | 1991-10-08 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260197A JP2944277B2 (ja) | 1991-10-08 | 1991-10-08 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102830A true JPH05102830A (ja) | 1993-04-23 |
| JP2944277B2 JP2944277B2 (ja) | 1999-08-30 |
Family
ID=17344685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260197A Expired - Lifetime JP2944277B2 (ja) | 1991-10-08 | 1991-10-08 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944277B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326590A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | 半導体装置及びその製造方法 |
| KR20120082845A (ko) * | 2011-01-14 | 2012-07-24 | 페어차일드 세미컨덕터 코포레이션 | 전하 커플링에 대한 정전기적 방전 보호 |
| CN109167426A (zh) * | 2018-10-19 | 2019-01-08 | 昆山嘉提信息科技有限公司 | 医疗移动设备的节能电路 |
-
1991
- 1991-10-08 JP JP3260197A patent/JP2944277B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326590A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | 半導体装置及びその製造方法 |
| KR20120082845A (ko) * | 2011-01-14 | 2012-07-24 | 페어차일드 세미컨덕터 코포레이션 | 전하 커플링에 대한 정전기적 방전 보호 |
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| Publication number | Publication date |
|---|---|
| JP2944277B2 (ja) | 1999-08-30 |
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