JPH11145798A - 遅延回路 - Google Patents
遅延回路Info
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- JPH11145798A JPH11145798A JP9306091A JP30609197A JPH11145798A JP H11145798 A JPH11145798 A JP H11145798A JP 9306091 A JP9306091 A JP 9306091A JP 30609197 A JP30609197 A JP 30609197A JP H11145798 A JPH11145798 A JP H11145798A
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- 238000007493 shaping process Methods 0.000 claims description 74
- 230000000630 rising effect Effects 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 claims 1
- 230000005669 field effect Effects 0.000 description 30
- 239000003990 capacitor Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 ノイズの発生を抑え、消費電力を低減した遅
延回路を提供する。 【解決手段】 入力信号ＩＮがローレベルの時、トラン
ジスタ８，９はオフ、トランジスタ１０，１１はオンと
なり、出力ＯＵＴがローとなる。次に、入力信号ＩＮが
ハイになると、トランジスタ８がオンとなる。また、ａ
点電位が抵抗３及び容量４の時定数に応じて下降し、し
きい電圧に達すると、トランジスタ９がオン、１０がオ
フとなる。この結果、出力ＯＵＴがハイ、トランジスタ
１１がオフとなる。次に、入力信号ＩＮがローに変化す
ると、トランジスタ１１がオンとなり、また、ａ点電位
は上昇し始める。そして、ａ点電位がしきい電圧に達す
ると、トランジスタ１０がオン、９がオフとなり、出力
ＯＵＴがローとなり、トランジスタ８がオフとなる。
延回路を提供する。 【解決手段】 入力信号ＩＮがローレベルの時、トラン
ジスタ８，９はオフ、トランジスタ１０，１１はオンと
なり、出力ＯＵＴがローとなる。次に、入力信号ＩＮが
ハイになると、トランジスタ８がオンとなる。また、ａ
点電位が抵抗３及び容量４の時定数に応じて下降し、し
きい電圧に達すると、トランジスタ９がオン、１０がオ
フとなる。この結果、出力ＯＵＴがハイ、トランジスタ
１１がオフとなる。次に、入力信号ＩＮがローに変化す
ると、トランジスタ１１がオンとなり、また、ａ点電位
は上昇し始める。そして、ａ点電位がしきい電圧に達す
ると、トランジスタ１０がオン、９がオフとなり、出力
ＯＵＴがローとなり、トランジスタ８がオフとなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
内蔵される信号遅延回路に関する。
内蔵される信号遅延回路に関する。
【０００２】
【従来の技術】図４は従来の遅延回路の構成を示す回路
図である。入力信号ＩＮは入力端子１より入力されてイ
ンバータ２で反転し、その反転信号は抵抗３の一端に供
給され、抵抗３の他端と接地電位の間には容量４が接続
されており、抵抗３と容量４の接続点ａ点は、正のスイ
ッチ素子としてのＰチャンネル型電界効果トランジスタ
９と負のスイッチ素子としてのＮチャンネル型電界効果
トランジスタ１０の二端同士を接続して構成される波形
整形回路（インバータ）１２に入力されている。また、
Ｐチャンネル型電界効果トランジスタ９の他の一端は電
源端子７に接続され、Ｎチャンネル型電界効果トランジ
スタ１０の他の一端は接地されており、先の波形整形回
路１２の出力ｂ点は、インバータ１３，１４を介して出
力端子１５と接続され、出力端子１５からは出力信号Ｏ
ＵＴが出力される。この遅延回路の遅延時間は、抵抗３
と容量４の値に応じた時定数と波形整形回路１２の論理
しきい電圧Ｖthで決定される。
図である。入力信号ＩＮは入力端子１より入力されてイ
ンバータ２で反転し、その反転信号は抵抗３の一端に供
給され、抵抗３の他端と接地電位の間には容量４が接続
されており、抵抗３と容量４の接続点ａ点は、正のスイ
ッチ素子としてのＰチャンネル型電界効果トランジスタ
９と負のスイッチ素子としてのＮチャンネル型電界効果
トランジスタ１０の二端同士を接続して構成される波形
整形回路（インバータ）１２に入力されている。また、
Ｐチャンネル型電界効果トランジスタ９の他の一端は電
源端子７に接続され、Ｎチャンネル型電界効果トランジ
スタ１０の他の一端は接地されており、先の波形整形回
路１２の出力ｂ点は、インバータ１３，１４を介して出
力端子１５と接続され、出力端子１５からは出力信号Ｏ
ＵＴが出力される。この遅延回路の遅延時間は、抵抗３
と容量４の値に応じた時定数と波形整形回路１２の論理
しきい電圧Ｖthで決定される。
【０００３】図５は、図４の回路の電圧波形及び電流波
形のタイミングチャートである。以下、この図５を用い
て図４の回路の動作を説明する。時刻ｔ１のタイミング
で、入力端子１からの入力信号ＩＮがローレベルからハ
イレベルに変化すると、インバータ２の出力はハイレベ
ルからローレベルに変化し、さらにａ点の電位Ｖａは抵
抗３と容量４の時定数に応じて放電カーブを描いて下降
し始める。そして時刻ｔ２のタイミングで、Ｖａの放電
カーブが波形整形回路１２の論理しきい電圧Ｖth以下に
なると、波形整形回路１２のｂ点出力がローレベルから
ハイレベルに変化し、さらにインバータ１３，１４及び
出力端子１５を介して出力され、出力信号ＯＵＴはロー
レベルからハイレベルに変化する。
形のタイミングチャートである。以下、この図５を用い
て図４の回路の動作を説明する。時刻ｔ１のタイミング
で、入力端子１からの入力信号ＩＮがローレベルからハ
イレベルに変化すると、インバータ２の出力はハイレベ
ルからローレベルに変化し、さらにａ点の電位Ｖａは抵
抗３と容量４の時定数に応じて放電カーブを描いて下降
し始める。そして時刻ｔ２のタイミングで、Ｖａの放電
カーブが波形整形回路１２の論理しきい電圧Ｖth以下に
なると、波形整形回路１２のｂ点出力がローレベルから
ハイレベルに変化し、さらにインバータ１３，１４及び
出力端子１５を介して出力され、出力信号ＯＵＴはロー
レベルからハイレベルに変化する。
【０００４】同様に、時刻ｔ３のタイミングで、入力端
子１からの入力信号ＩＮがハイレベルからローレベルに
変化すると、インバータ２の出力はローレベルからハイ
レベルに変化し、ａ点の電位Ｖａは抵抗３と容量４の時
定数に応じた充電カーブを描いて上昇し始め、時刻ｔ４
のタイミングで、Ｖａが波形整形回路１２の論理しきい
電圧Ｖthに達すると、波形整形回路１２の出力ｂ点がハ
イレベルからローレベルに変化し、出力信号ＯＵＴもハ
イレベルからローレベルに変化する。なお、図５に示す
ｂ点電流は波形整形回路１２に流れる貫通電流を示し、
また、電源電流は図４に示す回路全体の消費電流を示し
ている。
子１からの入力信号ＩＮがハイレベルからローレベルに
変化すると、インバータ２の出力はローレベルからハイ
レベルに変化し、ａ点の電位Ｖａは抵抗３と容量４の時
定数に応じた充電カーブを描いて上昇し始め、時刻ｔ４
のタイミングで、Ｖａが波形整形回路１２の論理しきい
電圧Ｖthに達すると、波形整形回路１２の出力ｂ点がハ
イレベルからローレベルに変化し、出力信号ＯＵＴもハ
イレベルからローレベルに変化する。なお、図５に示す
ｂ点電流は波形整形回路１２に流れる貫通電流を示し、
また、電源電流は図４に示す回路全体の消費電流を示し
ている。
【０００５】しかしながら、図４に示す従来回路では、
波形整形回路１２の入力であるａ点の電位Ｖａは抵抗３
と容量４の時定数で充放電されるために、出力が反転し
た後もしばらくは貫通電流が流れ続けるという欠点があ
り、また、論理しきい電圧Ｖth付近では波形整形回路１
２のゲインが高いため、一度出力が反転した後でもノイ
ズの影響を受け易いという問題があった。
波形整形回路１２の入力であるａ点の電位Ｖａは抵抗３
と容量４の時定数で充放電されるために、出力が反転し
た後もしばらくは貫通電流が流れ続けるという欠点があ
り、また、論理しきい電圧Ｖth付近では波形整形回路１
２のゲインが高いため、一度出力が反転した後でもノイ
ズの影響を受け易いという問題があった。
【０００６】さらに、図６にもう１つの従来例の信号遅
延回路と図７にそのタイミングチャートを示す（特開平
６−２９６１２３号参照）。図６の回路は、前述の図４
の回路と比較すると、容量２４の他端がインバータ２５
の出力に接続されて遅延出力がフィードバックされてお
り、図７のタイミングチャートに示す時刻ｔ１２のタイ
ミングで出力が変化すると、抵抗２２と容量２４の接続
点の信号Ｓ２３の波形に示されるように強制的に信号Ｓ
２３の電位を押し上げインバータ２３に流れる貫通電流
を抑え、同様に時刻ｔ１４のタイミングで信号Ｓ２３の
電位を強制的に押し下げ動作させることでインバータ２
３に流れる貫通電流を低減している。
延回路と図７にそのタイミングチャートを示す（特開平
６−２９６１２３号参照）。図６の回路は、前述の図４
の回路と比較すると、容量２４の他端がインバータ２５
の出力に接続されて遅延出力がフィードバックされてお
り、図７のタイミングチャートに示す時刻ｔ１２のタイ
ミングで出力が変化すると、抵抗２２と容量２４の接続
点の信号Ｓ２３の波形に示されるように強制的に信号Ｓ
２３の電位を押し上げインバータ２３に流れる貫通電流
を抑え、同様に時刻ｔ１４のタイミングで信号Ｓ２３の
電位を強制的に押し下げ動作させることでインバータ２
３に流れる貫通電流を低減している。
【０００７】しかしながら、図６の例では、図４の従来
例の問題点は解消されるが、信号Ｓ２３で示される接続
点が図７からも明らかなように、電源電圧範囲外まで振
幅してしまうため、集積回路上で構成しようとすると、
寄生ダイオードにより電源や基板に無駄な電流が流れ、
ラッチアップの危険性やノイズの原因になってしまうと
いう問題があった。
例の問題点は解消されるが、信号Ｓ２３で示される接続
点が図７からも明らかなように、電源電圧範囲外まで振
幅してしまうため、集積回路上で構成しようとすると、
寄生ダイオードにより電源や基板に無駄な電流が流れ、
ラッチアップの危険性やノイズの原因になってしまうと
いう問題があった。
【０００８】
【発明が解決しようとする課題】本発明はこのような点
を考慮してなされたもので、ラッチアップの危険性やノ
イズを抑え、貫通電流、そして消費電力を低減させる遅
延回路を提供することを目的とする。
を考慮してなされたもので、ラッチアップの危険性やノ
イズを抑え、貫通電流、そして消費電力を低減させる遅
延回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
入力信号の立ち上がり、立ち下がりを各々を遅延させて
出力する遅延手段と、前記遅延手段の出力波形を整形す
る波形整形回路と、前記波形整形回路に直列に挿入され
たスイッチ手段と、前記波形整形手段の出力が変化した
直後に前記スイッチ手段をオフとして前記波形整形回路
の貫通電流をオフとする制御手段とを具備してなる遅延
回路である。請求項２記載の発明は、入力信号の立ち上
がり、立ち下がりを各々を遅延させる遅延手段と、前記
遅延手段の出力波形を整形する波形整形回路と、前記波
形整形回路に直列に挿入された第１，第２のスイッチ手
段と、前記波形整形手段の出力が第１のレベルから第２
のレベルに変化した直後に前記第１のスイッチ手段をオ
フとして前記波形整形回路の貫通電流をオフとし、第２
のレベルから第１のレベルに変化した直後に前記第２の
スイッチ手段をオフとして前記波形整形回路の貫通電流
をオフとする制御手段とを具備してなる遅延回路であ
る。
入力信号の立ち上がり、立ち下がりを各々を遅延させて
出力する遅延手段と、前記遅延手段の出力波形を整形す
る波形整形回路と、前記波形整形回路に直列に挿入され
たスイッチ手段と、前記波形整形手段の出力が変化した
直後に前記スイッチ手段をオフとして前記波形整形回路
の貫通電流をオフとする制御手段とを具備してなる遅延
回路である。請求項２記載の発明は、入力信号の立ち上
がり、立ち下がりを各々を遅延させる遅延手段と、前記
遅延手段の出力波形を整形する波形整形回路と、前記波
形整形回路に直列に挿入された第１，第２のスイッチ手
段と、前記波形整形手段の出力が第１のレベルから第２
のレベルに変化した直後に前記第１のスイッチ手段をオ
フとして前記波形整形回路の貫通電流をオフとし、第２
のレベルから第１のレベルに変化した直後に前記第２の
スイッチ手段をオフとして前記波形整形回路の貫通電流
をオフとする制御手段とを具備してなる遅延回路であ
る。
【００１０】請求項３記載の発明は、入力信号の立ち上
がり、立ち下がりを各々を遅延させる遅延手段と、前記
遅延手段の出力波形を整形する波形整形回路であって、
第１、第２のスイッチ手段を直列接続してなる波形整形
回路と、前記波形整形回路の第１のスイッチ手段に直列
に挿入された第３のスイッチ手段および第２のスイッチ
手段に直列に挿入された第４のスイッチ手段と、前記入
力信号の立ち上がりにおいて前記第３のスイッチ手段を
オン、前記波形整形回路の立ち上がりにおいて前記第４
の出力手段をオフとし、前記入力信号の立ち下がりにお
いて前記第４のスイッチ手段をオン、前記波形整形回路
の立ち下がりにおいて前記第３のスイッチ手段をオフと
する制御手段とを具備してなる遅延回路である。請求項
４記載の発明は、請求項１〜請求項３のいずれかの項記
載の遅延回路において、前記波形整形回路をＣＭＯＳ論
理ゲートによって構成していることを特徴とする。
がり、立ち下がりを各々を遅延させる遅延手段と、前記
遅延手段の出力波形を整形する波形整形回路であって、
第１、第２のスイッチ手段を直列接続してなる波形整形
回路と、前記波形整形回路の第１のスイッチ手段に直列
に挿入された第３のスイッチ手段および第２のスイッチ
手段に直列に挿入された第４のスイッチ手段と、前記入
力信号の立ち上がりにおいて前記第３のスイッチ手段を
オン、前記波形整形回路の立ち上がりにおいて前記第４
の出力手段をオフとし、前記入力信号の立ち下がりにお
いて前記第４のスイッチ手段をオン、前記波形整形回路
の立ち下がりにおいて前記第３のスイッチ手段をオフと
する制御手段とを具備してなる遅延回路である。請求項
４記載の発明は、請求項１〜請求項３のいずれかの項記
載の遅延回路において、前記波形整形回路をＣＭＯＳ論
理ゲートによって構成していることを特徴とする。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は本発明の一実施形態
による遅延回路の構成を示す回路図である。この図にお
いて、入力端子１を、インバータ２の入力、ＮＯＲゲー
ト５の入力、及びＮＡＮＤゲート６の入力に接続し、イ
ンバータ２の出力を抵抗３の一端と接続し、抵抗３の他
端を容量４の一端と接続し、容量４の他端を接地してい
る。また、電源端子７とＧＮＤの間に、正のスイッチ素
子としてのＰチャンネル型電界効果トランジスタ８，９
と負のスイッチ素子としてのＮチャンネル型電界効果ト
ランジスタ１０，１１とを縦列接続し、この時のＰチャ
ンネル型電界効果トランジスタ９とＮチャンネル型電界
効果トランジスタ１０を波形整形回路１２として構成し
ている。また、ＮＯＲゲート５の出力とＰチャンネル型
電界効果トランジスタ８のゲートとを接続し、ＮＡＮＤ
ゲート６の出力とＮチャンネル型電界効果トランジスタ
１１のゲートとを接続している。また、抵抗３と容量４
の接続点であるａ点には、Ｐチャンネル型電界効果トラ
ンジスタ９のゲートとＮチャンネル型電界効果トランジ
スタ１０のゲートとを接続している。また、波形整形回
路１２の出力ｂ点にインバータ１３の入力を接続し、イ
ンバータ１３の出力にインバータ１４の入力を接続し、
インバータ１４の出力に、ＮＯＲゲート５の入力、ＮＡ
ＮＤゲート６の入力、そして出力端子１５を接続してい
る。
実施形態について説明する。図１は本発明の一実施形態
による遅延回路の構成を示す回路図である。この図にお
いて、入力端子１を、インバータ２の入力、ＮＯＲゲー
ト５の入力、及びＮＡＮＤゲート６の入力に接続し、イ
ンバータ２の出力を抵抗３の一端と接続し、抵抗３の他
端を容量４の一端と接続し、容量４の他端を接地してい
る。また、電源端子７とＧＮＤの間に、正のスイッチ素
子としてのＰチャンネル型電界効果トランジスタ８，９
と負のスイッチ素子としてのＮチャンネル型電界効果ト
ランジスタ１０，１１とを縦列接続し、この時のＰチャ
ンネル型電界効果トランジスタ９とＮチャンネル型電界
効果トランジスタ１０を波形整形回路１２として構成し
ている。また、ＮＯＲゲート５の出力とＰチャンネル型
電界効果トランジスタ８のゲートとを接続し、ＮＡＮＤ
ゲート６の出力とＮチャンネル型電界効果トランジスタ
１１のゲートとを接続している。また、抵抗３と容量４
の接続点であるａ点には、Ｐチャンネル型電界効果トラ
ンジスタ９のゲートとＮチャンネル型電界効果トランジ
スタ１０のゲートとを接続している。また、波形整形回
路１２の出力ｂ点にインバータ１３の入力を接続し、イ
ンバータ１３の出力にインバータ１４の入力を接続し、
インバータ１４の出力に、ＮＯＲゲート５の入力、ＮＡ
ＮＤゲート６の入力、そして出力端子１５を接続してい
る。
【００１２】次に、上記構成による遅延回路の動作につ
いて図２を用いて説明する。時刻ｔ０のタイミングで
は、入力端子１からの入力信号ＩＮはローレベルのた
め、ａ点ではインバータ２を介してハイレベルとなる。
これにより、Ｐチャンネル型電界効果トランジスタ９は
オフ状態、Ｎチャンネル型電界効果トランジスタ１０は
オン状態となる。また、ＮＡＮＤゲート６の一端の入力
にもローレベルが入力されるため、ＮＡＮＤゲート６の
出力もハイレベルとなる。これにより、Ｎチャンネル型
電界効果トランジスタ１１はオン状態となって波形整形
回路１２が接地される。以上のことより、波形整形回路
１２のｂ点出力はローレベルとなり、インバータ１３，
１４を介して出力される出力端子１５の出力信号ＯＵＴ
のローレベルが確定する。この時、ＮＯＲゲート５の一
端の入力にもローレベルが入力されるため、他端には先
に入力端子１より入力されたローレベルと併せてＮＯＲ
ゲート５の出力のハイレベルも確定し、Ｐチャンネル型
電界効果トランジスタ８はオフ状態となる。従って、波
形整形回路１２は電源端子７から切り離され、ａ点にノ
イズなどが入ったとしても波形整形回路１２に貫通電流
が流れることはなく、かつ出力端子１５からはローレベ
ルが安定して出力される。
いて図２を用いて説明する。時刻ｔ０のタイミングで
は、入力端子１からの入力信号ＩＮはローレベルのた
め、ａ点ではインバータ２を介してハイレベルとなる。
これにより、Ｐチャンネル型電界効果トランジスタ９は
オフ状態、Ｎチャンネル型電界効果トランジスタ１０は
オン状態となる。また、ＮＡＮＤゲート６の一端の入力
にもローレベルが入力されるため、ＮＡＮＤゲート６の
出力もハイレベルとなる。これにより、Ｎチャンネル型
電界効果トランジスタ１１はオン状態となって波形整形
回路１２が接地される。以上のことより、波形整形回路
１２のｂ点出力はローレベルとなり、インバータ１３，
１４を介して出力される出力端子１５の出力信号ＯＵＴ
のローレベルが確定する。この時、ＮＯＲゲート５の一
端の入力にもローレベルが入力されるため、他端には先
に入力端子１より入力されたローレベルと併せてＮＯＲ
ゲート５の出力のハイレベルも確定し、Ｐチャンネル型
電界効果トランジスタ８はオフ状態となる。従って、波
形整形回路１２は電源端子７から切り離され、ａ点にノ
イズなどが入ったとしても波形整形回路１２に貫通電流
が流れることはなく、かつ出力端子１５からはローレベ
ルが安定して出力される。
【００１３】次に、時刻ｔ１のタイミングで、入力端子
１の入力信号ＩＮがローレベルからハイレベルに変化す
ると、ＮＯＲゲート５の入力の一端がハイレベルに変わ
るため、ＮＯＲゲート５の出力がハイレベルからローレ
ベルに変化する。これにより、Ｐチャンネル型電界効果
トランジスタ８がオン状態となって電源端子７とつなが
り、ａ点の電位Ｖａは、
１の入力信号ＩＮがローレベルからハイレベルに変化す
ると、ＮＯＲゲート５の入力の一端がハイレベルに変わ
るため、ＮＯＲゲート５の出力がハイレベルからローレ
ベルに変化する。これにより、Ｐチャンネル型電界効果
トランジスタ８がオン状態となって電源端子７とつなが
り、ａ点の電位Ｖａは、
【数１】 但し、ＶＤＤ：電源電圧、 ＣＲ：抵抗３と容量４の時
定数、ｔ：入力が変化してからの時間 の放電カーブを描いて下降し始め、出力端子１５はロー
レベルのままであることからＮＡＮＤゲート６の出力も
ハイレベルのままであり、接地されたＮチャンネル型電
界効果トランジスタ１１のオン状態を維持している。従
って、ａ点の電位Ｖａが波形整形回路１２の論理しきい
電圧Ｖthに達する時刻ｔ２のタイミングまでは、Ｐチャ
ンネル型電界効果トランジスタ８及びＮチャンネル型電
界効果トランジスタ１１がオン状態であるため、波形整
形回路１２に電源が供給され能動状態となり、かつ波形
整形回路１２のｂ点出力は、ａ点の電位Ｖａが波形整形
回路１２の論理しきい電圧Ｖth以下になるまではローレ
ベルを維持する。
定数、ｔ：入力が変化してからの時間 の放電カーブを描いて下降し始め、出力端子１５はロー
レベルのままであることからＮＡＮＤゲート６の出力も
ハイレベルのままであり、接地されたＮチャンネル型電
界効果トランジスタ１１のオン状態を維持している。従
って、ａ点の電位Ｖａが波形整形回路１２の論理しきい
電圧Ｖthに達する時刻ｔ２のタイミングまでは、Ｐチャ
ンネル型電界効果トランジスタ８及びＮチャンネル型電
界効果トランジスタ１１がオン状態であるため、波形整
形回路１２に電源が供給され能動状態となり、かつ波形
整形回路１２のｂ点出力は、ａ点の電位Ｖａが波形整形
回路１２の論理しきい電圧Ｖth以下になるまではローレ
ベルを維持する。
【００１４】しかし、時刻ｔ２のタイミングで、ａ点の
電位Ｖａが波形整形回路１２の論理しきい電圧Ｖthに達
すると、波形整形回路１２のｂ点出力は反転してハイレ
ベルとなり、出力端子１５からはハイレベルが出力され
るが、同時にＮＡＮＤゲート６の出力もローレベルが確
定し、Ｎチャンネル型電界効果トランジスタ１１をオフ
状態とする。これにより、波形整形回路１２がＧＮＤ側
から切り離されて貫通電流が流れなくなり、かつ出力端
子１５からはハイレベルが安定して出力されることにな
る。
電位Ｖａが波形整形回路１２の論理しきい電圧Ｖthに達
すると、波形整形回路１２のｂ点出力は反転してハイレ
ベルとなり、出力端子１５からはハイレベルが出力され
るが、同時にＮＡＮＤゲート６の出力もローレベルが確
定し、Ｎチャンネル型電界効果トランジスタ１１をオフ
状態とする。これにより、波形整形回路１２がＧＮＤ側
から切り離されて貫通電流が流れなくなり、かつ出力端
子１５からはハイレベルが安定して出力されることにな
る。
【００１５】次に、時刻ｔ３のタイミングでは、入力端
子１の入力信号ＩＮがハイレベルからローレベルに変化
すると、ＮＡＮＤゲート６の一端の入力にもローレベル
が入力されるため、ＮＡＮＤゲート６の出力がローレベ
ルからハイレベルに変化する。これにより、Ｎチャンネ
ル型電界効果トランジスタ１１がオン状態となり、ａ点
の電位Ｖａは、
子１の入力信号ＩＮがハイレベルからローレベルに変化
すると、ＮＡＮＤゲート６の一端の入力にもローレベル
が入力されるため、ＮＡＮＤゲート６の出力がローレベ
ルからハイレベルに変化する。これにより、Ｎチャンネ
ル型電界効果トランジスタ１１がオン状態となり、ａ点
の電位Ｖａは、
【数２】 但し、ＶＤＤ：電源電圧、 ＣＲ：抵抗３と容量４の時
定数、ｔ：入力が変化してからの時間 の充電カーブを描いて上昇し始め、出力端子１５はハイ
レベルのままであることからＮＯＲゲート５の出力はロ
ーレベルを維持しＰチャンネル型電界効果トランジスタ
８のオン状態を維持している。従って、ａ点の電位Ｖａ
が波形整形回路１２の論理しきい電圧Ｖthに達する時刻
ｔ４のタイミングまでは、Ｐチャンネル型電界効果トラ
ンジスタ８及びＮチャンネル型電界効果トランジスタ１
１がオン状態であるため、再度波形整形回路１２に電源
が供給され能動状態となり、かつ波形整形回路１２のｂ
点出力はａ点の電位Ｖａが波形整形回路１２の論理しき
い電圧Ｖth以上になるまではハイレベルを維持する。
定数、ｔ：入力が変化してからの時間 の充電カーブを描いて上昇し始め、出力端子１５はハイ
レベルのままであることからＮＯＲゲート５の出力はロ
ーレベルを維持しＰチャンネル型電界効果トランジスタ
８のオン状態を維持している。従って、ａ点の電位Ｖａ
が波形整形回路１２の論理しきい電圧Ｖthに達する時刻
ｔ４のタイミングまでは、Ｐチャンネル型電界効果トラ
ンジスタ８及びＮチャンネル型電界効果トランジスタ１
１がオン状態であるため、再度波形整形回路１２に電源
が供給され能動状態となり、かつ波形整形回路１２のｂ
点出力はａ点の電位Ｖａが波形整形回路１２の論理しき
い電圧Ｖth以上になるまではハイレベルを維持する。
【００１６】しかし、時刻ｔ４のタイミングでａ点の電
位Ｖａが波形整形回路１２の論理しきい電圧Ｖthに達す
ると波形整形回路１２のｂ点出力は反転してローレベル
となり、同時にＮＯＲゲート５の出力のハイレベルが確
定し、Ｐチャンネル型電界効果トランジスタ８をオフ状
態とする。これにより、波形整形回路１２の電源端子７
から切り離されて貫通電流が流れなくなり、かつ出力端
子１５からはローレベルが安定して出力されることにな
る。以下、上述の時刻ｔ０〜ｔ４の状態を繰り返すこと
になる。
位Ｖａが波形整形回路１２の論理しきい電圧Ｖthに達す
ると波形整形回路１２のｂ点出力は反転してローレベル
となり、同時にＮＯＲゲート５の出力のハイレベルが確
定し、Ｐチャンネル型電界効果トランジスタ８をオフ状
態とする。これにより、波形整形回路１２の電源端子７
から切り離されて貫通電流が流れなくなり、かつ出力端
子１５からはローレベルが安定して出力されることにな
る。以下、上述の時刻ｔ０〜ｔ４の状態を繰り返すこと
になる。
【００１７】このように、本発明の一実施形態による遅
延回路においては、特開平６−２９６１２３号公報に記
載されている例のように、ａ点の電圧Ｖａが電源電圧の
範囲外まで振幅してしまうようなことがない。この結
果、ラッチアップの可能性やノイズの発生を抑えた信頼
性の高い遅延回路が得られるという利点がある。さら
に、入力信号が変化して出力信号が変化するまでの間以
外は、電源端子側のスイッチ素子またはＧＮＤ側のスイ
ッチ素子のいずれか一方がオフ状態となり、ａ点の電位
Ｖａが中間電位でも波形整形回路に貫通電流が流れず消
費電力を低減できるという利点がある。特に回路の時定
数によっては波形整形回路の消費電力を半分以下に抑え
ることができる。例えば、本発明の図１の遅延回路及び
従来技術の図４の遅延回路において、抵抗３を１００
（ｋΩ）、容量を１０（ｐＦ）とした時のシミュレーシ
ョン波形がそれぞれ図２、図５であり、それぞれの波形
整形回路の貫通電流であるｂ点電流を見ると、従来例
（図５）の１１（μＡ）に対し、本発明の実施形態（図
２）では４（μＡ）まで低減できている。
延回路においては、特開平６−２９６１２３号公報に記
載されている例のように、ａ点の電圧Ｖａが電源電圧の
範囲外まで振幅してしまうようなことがない。この結
果、ラッチアップの可能性やノイズの発生を抑えた信頼
性の高い遅延回路が得られるという利点がある。さら
に、入力信号が変化して出力信号が変化するまでの間以
外は、電源端子側のスイッチ素子またはＧＮＤ側のスイ
ッチ素子のいずれか一方がオフ状態となり、ａ点の電位
Ｖａが中間電位でも波形整形回路に貫通電流が流れず消
費電力を低減できるという利点がある。特に回路の時定
数によっては波形整形回路の消費電力を半分以下に抑え
ることができる。例えば、本発明の図１の遅延回路及び
従来技術の図４の遅延回路において、抵抗３を１００
（ｋΩ）、容量を１０（ｐＦ）とした時のシミュレーシ
ョン波形がそれぞれ図２、図５であり、それぞれの波形
整形回路の貫通電流であるｂ点電流を見ると、従来例
（図５）の１１（μＡ）に対し、本発明の実施形態（図
２）では４（μＡ）まで低減できている。
【００１８】また、本発明の他の実施形態として、図３
では、波形整形回路１２とＰチャンネル型電界効果トラ
ンジスタ８とＮチャンネル型電界効果トランジスタ１１
の縦列接続の順番を入れ替えてあるが、このような接続
状態においても、上記実施形態と同様の効果を得ること
ができる。
では、波形整形回路１２とＰチャンネル型電界効果トラ
ンジスタ８とＮチャンネル型電界効果トランジスタ１１
の縦列接続の順番を入れ替えてあるが、このような接続
状態においても、上記実施形態と同様の効果を得ること
ができる。
【００１９】
【発明の効果】本発明によれば、波形整形回路にスイッ
チ手段を直列に接続し、この波形整形回路の出力が変化
した直後にスイッチ手段をオフにすることにより、波形
整形回路に流れる貫通電流を低減しているので、ノイズ
の発生を抑え、消費電力を低減させることができるとい
う効果が得られる。
チ手段を直列に接続し、この波形整形回路の出力が変化
した直後にスイッチ手段をオフにすることにより、波形
整形回路に流れる貫通電流を低減しているので、ノイズ
の発生を抑え、消費電力を低減させることができるとい
う効果が得られる。
【図１】 本発明の一実施形態による遅延回路の構成を
示す回路図である。
示す回路図である。
【図２】 図１に示す遅延回路の各部の波形を示す図で
ある。
ある。
【図３】 本発明の他の実施形態による遅延回路の構成
を示す回路図である。
を示す回路図である。
【図４】 従来技術による遅延回路の構成を示す回路図
である。
である。
【図５】 図４に示す遅延回路の各部の波形を示す図で
ある。
ある。
【図６】 従来技術による遅延回路の他の構成を示す回
路図である。
路図である。
【図７】 図６に示す遅延回路の各部の波形を示す図で
ある。
ある。
【符号の説明】 １．入力端子 ２．インバータ ３．抵抗 ４．容量 ５．ＮＯＲゲート ６．ＮＡＮＤゲート ７．電源端子 ８，９．Ｐチャンネル型電界効果トランジスタ １０，１１．Ｎチャンネル型電界効果トランジスタ １２．波形整形回路 １３，１４．インバータ １５．出力端子
Claims (4)
- 【請求項１】入力信号の立ち上がり、立ち下がりを各々
を遅延させて出力する遅延手段と、 前記遅延手段の出力波形を整形する波形整形回路と、 前記波形整形回路に直列に挿入されたスイッチ手段と、 前記波形整形手段の出力が変化した直後に前記スイッチ
手段をオフとして前記波形整形回路の貫通電流をオフと
する制御手段と、 を具備してなる遅延回路。 - 【請求項２】入力信号の立ち上がり、立ち下がりを各々
を遅延させる遅延手段と、 前記遅延手段の出力波形を整形する波形整形回路と、 前記波形整形回路に直列に挿入された第１，第２のスイ
ッチ手段と、 前記波形整形手段の出力が第１のレベルから第２のレベ
ルに変化した直後に前記第１のスイッチ手段をオフとし
て前記波形整形回路の貫通電流をオフとし、第２のレベ
ルから第１のレベルに変化した直後に前記第２のスイッ
チ手段をオフとして前記波形整形回路の貫通電流をオフ
とする制御手段と、 を具備してなる遅延回路。 - 【請求項３】入力信号の立ち上がり、立ち下がりを各々
を遅延させる遅延手段と、 前記遅延手段の出力波形を整形する波形整形回路であっ
て、第１、第２のスイッチ手段を直列接続してなる波形
整形回路と、 前記波形整形回路の第１のスイッチ手段に直列に挿入さ
れた第３のスイッチ手段および第２のスイッチ手段に直
列に挿入された第４のスイッチ手段と、 前記入力信号の立ち上がりにおいて前記第３のスイッチ
手段をオン、前記波形整形回路の立ち上がりにおいて前
記第４の出力手段をオフとし、前記入力信号の立ち下が
りにおいて前記第４のスイッチ手段をオン、前記波形整
形回路の立ち下がりにおいて前記第３のスイッチ手段を
オフとする制御手段と、 を具備してなる遅延回路。 - 【請求項４】前記波形整形回路をＣＭＯＳ論理ゲートに
よって構成してなる請求項１〜請求項３のいずれかの項
記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30609197A JP3278764B2 (ja) | 1997-11-07 | 1997-11-07 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30609197A JP3278764B2 (ja) | 1997-11-07 | 1997-11-07 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145798A true JPH11145798A (ja) | 1999-05-28 |
| JP3278764B2 JP3278764B2 (ja) | 2002-04-30 |
Family
ID=17952929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30609197A Expired - Fee Related JP3278764B2 (ja) | 1997-11-07 | 1997-11-07 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278764B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096661A (ja) * | 2005-09-28 | 2007-04-12 | Ricoh Co Ltd | 遅延回路、遅延回路におけるコンデンサの充放電方法及び遅延回路を使用した電源システム装置 |
| JP2010056677A (ja) * | 2008-08-26 | 2010-03-11 | Fujitsu Ltd | デューティ可変回路 |
| EP2555429A1 (en) * | 2011-08-04 | 2013-02-06 | Samsung Electro-Mechanics Co., Ltd | Semiconductor circuit |
| CN113325394A (zh) * | 2021-05-26 | 2021-08-31 | 南京中科神光科技有限公司 | 应用于调q脉冲激光器的触发信号整形电路及激光雷达系统 |
-
1997
- 1997-11-07 JP JP30609197A patent/JP3278764B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096661A (ja) * | 2005-09-28 | 2007-04-12 | Ricoh Co Ltd | 遅延回路、遅延回路におけるコンデンサの充放電方法及び遅延回路を使用した電源システム装置 |
| JP2010056677A (ja) * | 2008-08-26 | 2010-03-11 | Fujitsu Ltd | デューティ可変回路 |
| EP2555429A1 (en) * | 2011-08-04 | 2013-02-06 | Samsung Electro-Mechanics Co., Ltd | Semiconductor circuit |
| CN102916688A (zh) * | 2011-08-04 | 2013-02-06 | 三星电机株式会社 | 半导体电路 |
| JP2013038779A (ja) * | 2011-08-04 | 2013-02-21 | Samsung Electro-Mechanics Co Ltd | 半導体回路 |
| US8674740B2 (en) | 2011-08-04 | 2014-03-18 | Samsung Electro-Mechanics Co., Ltd. | Noise removing delay circuit |
| CN113325394A (zh) * | 2021-05-26 | 2021-08-31 | 南京中科神光科技有限公司 | 应用于调q脉冲激光器的触发信号整形电路及激光雷达系统 |
| CN113325394B (zh) * | 2021-05-26 | 2024-03-19 | 南京先进激光技术研究院 | 应用于调q脉冲激光器的触发信号整形电路及激光雷达系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3278764B2 (ja) | 2002-04-30 |
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