JPH0510760B2 - - Google Patents
Info
- Publication number
- JPH0510760B2 JPH0510760B2 JP59097835A JP9783584A JPH0510760B2 JP H0510760 B2 JPH0510760 B2 JP H0510760B2 JP 59097835 A JP59097835 A JP 59097835A JP 9783584 A JP9783584 A JP 9783584A JP H0510760 B2 JPH0510760 B2 JP H0510760B2
- Authority
- JP
- Japan
- Prior art keywords
- sense
- bit line
- sense amplifier
- switching elements
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶装置における情報読み出
し用のセンス増幅器に係り、特にメモリセルアレ
イの各列の１本のビツト線を通じて情報を読み出
すセンス増幅器に関する。
し用のセンス増幅器に係り、特にメモリセルアレ
イの各列の１本のビツト線を通じて情報を読み出
すセンス増幅器に関する。
第１図は、CMOS（相補性絶縁ゲート型トラン
ジスタ）を用いた従来のスタテイツク型メモリの
一部を示しており、BLおよびはメモリセルア
レイにおける一列分の相補的なビツト線、１０は
プリチヤージ用のMOSトランジスタ、１１は上
記ビツト線BL，対との間でデータの授受を行
なうスタテイツク型のメモリセル、１２は上記メ
モリセル１１の選択を行なうための行選択線（ワ
ード線）、１３は上記ビツト線BL，対に接続
されてデータの読み出しを行なうためのセンス増
幅器である。
ジスタ）を用いた従来のスタテイツク型メモリの
一部を示しており、BLおよびはメモリセルア
レイにおける一列分の相補的なビツト線、１０は
プリチヤージ用のMOSトランジスタ、１１は上
記ビツト線BL，対との間でデータの授受を行
なうスタテイツク型のメモリセル、１２は上記メ
モリセル１１の選択を行なうための行選択線（ワ
ード線）、１３は上記ビツト線BL，対に接続
されてデータの読み出しを行なうためのセンス増
幅器である。
上記メモリの読み出し動作における各部信号の
タイミングは第２図に示すようなものである。即
ち、時刻t1でプリチヤージ信号pを“Ｌ”（ロウ）
レベルにしてプリチヤージ用トランジスタ１０を
オンにし、ビツト線BL，をプリチヤージす
る。このプリチヤージの終了後、時刻t2でワード
線選択信号WLを“Ｈ”（ハイ）レベルにしてメ
モリセル１１の選択の行なう。これに伴つて、選
択されたメモリセル１１内の記憶データ“１”(H)
レベルまたは“０”(L)レベルに応じてビツト線
BL，のいずれか一方の電圧がプリチヤージ電
圧より低下し始める。そして、ビツト線BL，
間に所定の電位差が相じた時刻t3でセンス増幅器
１３に“Ｈ”レベルのセンスラツチ信号SLを印
加する。これにより、センス増幅器１３は上記ビ
ツト線BL，間の電位差を増幅し、ビツト線
BL，の電圧を一方は接地電位VSS（“Ｌ”レベ
ル）、他方は電源電位VDD（“Ｈ”レベル）にラツ
チする。
タイミングは第２図に示すようなものである。即
ち、時刻t1でプリチヤージ信号pを“Ｌ”（ロウ）
レベルにしてプリチヤージ用トランジスタ１０を
オンにし、ビツト線BL，をプリチヤージす
る。このプリチヤージの終了後、時刻t2でワード
線選択信号WLを“Ｈ”（ハイ）レベルにしてメ
モリセル１１の選択の行なう。これに伴つて、選
択されたメモリセル１１内の記憶データ“１”(H)
レベルまたは“０”(L)レベルに応じてビツト線
BL，のいずれか一方の電圧がプリチヤージ電
圧より低下し始める。そして、ビツト線BL，
間に所定の電位差が相じた時刻t3でセンス増幅器
１３に“Ｈ”レベルのセンスラツチ信号SLを印
加する。これにより、センス増幅器１３は上記ビ
ツト線BL，間の電位差を増幅し、ビツト線
BL，の電圧を一方は接地電位VSS（“Ｌ”レベ
ル）、他方は電源電位VDD（“Ｈ”レベル）にラツ
チする。
上記メモリは、メモリセル１１およびセンス増
幅器１３がそれぞれ２本のビツト線BL，に接
続されているので、高集積化が困難である。そこ
で、本願出願人は、特願昭58−242622号によつ
て、メモリセル、センス増幅器ともそれぞれ１本
のビツト線に接続するだけでよく、大幅な高集積
化を可能としたメモリを既に提案している。第３
図は、上記メモリの一部を示しており、BLはメ
モリセルアレイにおける１列分のビツト線、２０
は上記ビツト線BLに接続されたプリチヤージ用
トランジスタ、２１は上記ビツト線BLに接続さ
れたメモリセル、２２は上記メモリセル２１に接
続されたワード線、２３は上記ビツト線BLに接
続されたセンス増幅器である。上記メモリセル２
１は、一端がビツトBLに接続されると共にゲー
トがワード線２２に接続されたトランスフアゲー
ト２４と、このトランスフアゲート２４の他端に
入力端が接続されたインバータ２５と、このイン
バータ２５に対して互いの入力端と出力端とが相
互に接続されたインバータ２６とからなり、上記
インバータ２５，２６はフリツプフロツプ回路を
形成している。また、前記センス増幅器２３は、
ＰチヤネルトランジスタP1およびＮチヤネルト
ランジスタN1からなる第１のCMOSインバータ
I1と、ＰチヤネルトランジスタP2およびＮチヤネ
ルトランジスタN2からなる第２のCMOSインバ
ータI1と、この２個のインバータI1，I2のＮチヤ
ネルトランジスタN1，N2の各ソースと所定電源
（たとえばVSS電位）との間に共通に挿入接続され
ると共にゲートにセンスラツチ信号SLが与えら
れるセンスラツチ用のＮチヤネルトランジスタ
N3と、前記２個のインバータI1，I2の各出力端間
に挿入接続されると共にゲートにイコライズ信号
EQが与えられるイコライズ用のＰチヤネルトラ
ンジスタP3と、前記第２のインバータI2の出力端
と前記ビツト線BLとの間に挿入接続されると共
にゲートにセンスゲート信号が与えられるセ
ンスゲート用のＰチヤネルトランジスタP4とを
具備し、上記２個のインバータI1，I2は互いに一
方の入力端と他方の出力端とが接続されてフリツ
プフロツプ回路を形成している。
幅器１３がそれぞれ２本のビツト線BL，に接
続されているので、高集積化が困難である。そこ
で、本願出願人は、特願昭58−242622号によつ
て、メモリセル、センス増幅器ともそれぞれ１本
のビツト線に接続するだけでよく、大幅な高集積
化を可能としたメモリを既に提案している。第３
図は、上記メモリの一部を示しており、BLはメ
モリセルアレイにおける１列分のビツト線、２０
は上記ビツト線BLに接続されたプリチヤージ用
トランジスタ、２１は上記ビツト線BLに接続さ
れたメモリセル、２２は上記メモリセル２１に接
続されたワード線、２３は上記ビツト線BLに接
続されたセンス増幅器である。上記メモリセル２
１は、一端がビツトBLに接続されると共にゲー
トがワード線２２に接続されたトランスフアゲー
ト２４と、このトランスフアゲート２４の他端に
入力端が接続されたインバータ２５と、このイン
バータ２５に対して互いの入力端と出力端とが相
互に接続されたインバータ２６とからなり、上記
インバータ２５，２６はフリツプフロツプ回路を
形成している。また、前記センス増幅器２３は、
ＰチヤネルトランジスタP1およびＮチヤネルト
ランジスタN1からなる第１のCMOSインバータ
I1と、ＰチヤネルトランジスタP2およびＮチヤネ
ルトランジスタN2からなる第２のCMOSインバ
ータI1と、この２個のインバータI1，I2のＮチヤ
ネルトランジスタN1，N2の各ソースと所定電源
（たとえばVSS電位）との間に共通に挿入接続され
ると共にゲートにセンスラツチ信号SLが与えら
れるセンスラツチ用のＮチヤネルトランジスタ
N3と、前記２個のインバータI1，I2の各出力端間
に挿入接続されると共にゲートにイコライズ信号
EQが与えられるイコライズ用のＰチヤネルトラ
ンジスタP3と、前記第２のインバータI2の出力端
と前記ビツト線BLとの間に挿入接続されると共
にゲートにセンスゲート信号が与えられるセ
ンスゲート用のＰチヤネルトランジスタP4とを
具備し、上記２個のインバータI1，I2は互いに一
方の入力端と他方の出力端とが接続されてフリツ
プフロツプ回路を形成している。
次に、上記メモリの読み出し動作について第４
図を参照にして説明する。行アドレスが定まつた
後の時刻t1で、たとえば内部（あるいは外部）ク
ロツクに同期してプリチヤージ信号p、ワード
線選択信号WL、イコライズ信号、センスラ
ツチ信号およびセンスゲート信号をそれぞ
れ“Ｌ”レベルにする。これにより、プリチヤー
ジ用トランジスタ２０がオンになり、ビツト線
BLはVDD電源電圧（“Ｈ”レベル）にプリチヤー
ジされ、これと共にセンスゲート用トランジスタ
P4およびイコライズ用トランジスタP3もそれぞ
れオンになるので２個のインバータI1，I2の各出
力端（センスノードSD，）もそれぞれプリチ
ヤージされる。このとき、センスラツチ用トラン
ジスタN3はオフであり、インバータI1，I2はそれ
ぞれ不活性状態となつている。次に、時刻t2でプ
リチヤージ信号p、ワード線選択信号WLおよび
イコライズ信号を“Ｈ”レベルにして、プリ
チヤージ用トランジスタ２０およびイコライズ用
トランジスタP3をそれぞれオフにする。この場
合、選択されたメモリセル２１の記憶ノード２７
のデータが“Ｈ”レベルであつたならば、トラン
スフアゲート２４はオフであり、ビツト線BLお
よび前記センスノードSD，はそれぞれプリチ
ヤージ電位VDDに保持される。これに対して、選
択されたメモリセル２１の記憶ノード２７のデー
タが“Ｌ”レベルであつたならば、トランスフア
ゲート２４がオンになり、ビツト線BLの電位が
上記メモリセル２１によつて引き下げられる。こ
れに追随して、センスゲート用トランジスタP4
がオンになり、センスノードSDの電位が低下し
始め、オン状態にあるＮチヤネルトランジスタ
N1，N2を介してセンスノードの電位も低下し
始めるが、この間は常にSD電位＜電位の関係
が成り立つている。次に、上記時刻t2から一定時
間td経過後の時刻t3でセンスラツチ信号SLおよび
センスゲート信号をそれぞれ“Ｈ”レベルに
する。これにより、センスラツチ用トランジスタ
N3はオン、センスゲート用トランジスタP4はオ
フになり、２個のインバータI1，I2は活性化状態
となる。したがつて、センスノードSD，に前
述した関係で電位差が発生している場合（記憶デ
ータが“Ｌ”レベルであつた場合）には、センス
ノードSD，は各対応して第４図中実線で示す
ように“Ｌ”レベル、“Ｈ”レベルとなるように
ラツチされ、“０”データが正しく読み出された
ことになる。これに対して、選択メモリセルの記
憶データが“Ｈ”レベルであつた場合には、イコ
ライズ時からセンスラツチまでの期間はセンスノ
ードSD，は同じVDD電圧レベルであるが、セ
ンスノードSD，の負荷容量CSD，ＣSDがCSD＞
ＣSDの如く容量差を有しているので、センスラツ
チ動作によりセンスノードSD，は各対応して
第４図中点線で示すように“Ｈ”レベル、“Ｌ”
レベルとなるようにラツチされ、“１”データが
正しく読み出されたことになる。
図を参照にして説明する。行アドレスが定まつた
後の時刻t1で、たとえば内部（あるいは外部）ク
ロツクに同期してプリチヤージ信号p、ワード
線選択信号WL、イコライズ信号、センスラ
ツチ信号およびセンスゲート信号をそれぞ
れ“Ｌ”レベルにする。これにより、プリチヤー
ジ用トランジスタ２０がオンになり、ビツト線
BLはVDD電源電圧（“Ｈ”レベル）にプリチヤー
ジされ、これと共にセンスゲート用トランジスタ
P4およびイコライズ用トランジスタP3もそれぞ
れオンになるので２個のインバータI1，I2の各出
力端（センスノードSD，）もそれぞれプリチ
ヤージされる。このとき、センスラツチ用トラン
ジスタN3はオフであり、インバータI1，I2はそれ
ぞれ不活性状態となつている。次に、時刻t2でプ
リチヤージ信号p、ワード線選択信号WLおよび
イコライズ信号を“Ｈ”レベルにして、プリ
チヤージ用トランジスタ２０およびイコライズ用
トランジスタP3をそれぞれオフにする。この場
合、選択されたメモリセル２１の記憶ノード２７
のデータが“Ｈ”レベルであつたならば、トラン
スフアゲート２４はオフであり、ビツト線BLお
よび前記センスノードSD，はそれぞれプリチ
ヤージ電位VDDに保持される。これに対して、選
択されたメモリセル２１の記憶ノード２７のデー
タが“Ｌ”レベルであつたならば、トランスフア
ゲート２４がオンになり、ビツト線BLの電位が
上記メモリセル２１によつて引き下げられる。こ
れに追随して、センスゲート用トランジスタP4
がオンになり、センスノードSDの電位が低下し
始め、オン状態にあるＮチヤネルトランジスタ
N1，N2を介してセンスノードの電位も低下し
始めるが、この間は常にSD電位＜電位の関係
が成り立つている。次に、上記時刻t2から一定時
間td経過後の時刻t3でセンスラツチ信号SLおよび
センスゲート信号をそれぞれ“Ｈ”レベルに
する。これにより、センスラツチ用トランジスタ
N3はオン、センスゲート用トランジスタP4はオ
フになり、２個のインバータI1，I2は活性化状態
となる。したがつて、センスノードSD，に前
述した関係で電位差が発生している場合（記憶デ
ータが“Ｌ”レベルであつた場合）には、センス
ノードSD，は各対応して第４図中実線で示す
ように“Ｌ”レベル、“Ｈ”レベルとなるように
ラツチされ、“０”データが正しく読み出された
ことになる。これに対して、選択メモリセルの記
憶データが“Ｈ”レベルであつた場合には、イコ
ライズ時からセンスラツチまでの期間はセンスノ
ードSD，は同じVDD電圧レベルであるが、セ
ンスノードSD，の負荷容量CSD，ＣSDがCSD＞
ＣSDの如く容量差を有しているので、センスラツ
チ動作によりセンスノードSD，は各対応して
第４図中点線で示すように“Ｈ”レベル、“Ｌ”
レベルとなるようにラツチされ、“１”データが
正しく読み出されたことになる。
上記センス増幅器によれば、センスラツチ動作
時にセンスゲート用トランジスタP4はセンスラ
ツチ用トランジスタN3のオン動作に同期してオ
フになるのでビツト線BLの大きな容量を駆動す
る必要がなくなり、センスラツチ動作は非常に高
速になる。さらに、センスラツチ動作終了後、セ
ンスゲート用トランジスタP4はオフのままであ
り、センスネードSD，はVDD電位又はVSS電位
にラツチされているので、センス増幅器２３での
電力消費は全くなく、低消費力化に著しく有効で
ある。
時にセンスゲート用トランジスタP4はセンスラ
ツチ用トランジスタN3のオン動作に同期してオ
フになるのでビツト線BLの大きな容量を駆動す
る必要がなくなり、センスラツチ動作は非常に高
速になる。さらに、センスラツチ動作終了後、セ
ンスゲート用トランジスタP4はオフのままであ
り、センスネードSD，はVDD電位又はVSS電位
にラツチされているので、センス増幅器２３での
電力消費は全くなく、低消費力化に著しく有効で
ある。
しかし、上述した第３図のメモリに使用されて
いるセンス増幅器は、メモリセルアレイの各列に
対して１個づつ設けるような構成であり、高集積
化に伴なつてメモリセルサイズが縮少されて列ピ
ツチが短かくなると、メモリのパターンレイアウ
ト上、センス増幅器の配置が非常に制約される。
換言すれば、上記センス増幅器の素子サイズおよ
びパターンレイアウト上の自由度が非常に小さ
く、回路設計が困難になる。
いるセンス増幅器は、メモリセルアレイの各列に
対して１個づつ設けるような構成であり、高集積
化に伴なつてメモリセルサイズが縮少されて列ピ
ツチが短かくなると、メモリのパターンレイアウ
ト上、センス増幅器の配置が非常に制約される。
換言すれば、上記センス増幅器の素子サイズおよ
びパターンレイアウト上の自由度が非常に小さ
く、回路設計が困難になる。
本発明は上記の事情に鑑みてなされたもので、
半導体記憶装置におけるパターンレイアウト上の
制約が著しく緩和され、回路設計が容易になる半
導体記憶装置のセンス増幅器を提供するものであ
る。
半導体記憶装置におけるパターンレイアウト上の
制約が著しく緩和され、回路設計が容易になる半
導体記憶装置のセンス増幅器を提供するものであ
る。
即ち、本発明は、メモリセルアレイにおける各
列の１本のビツト線を通じて各列のメモリセルの
記憶データを読み出す半導体記憶装置のセンス増
幅器において、複数列のビツト線のうち半分のビ
ツト線をそれぞれセンスゲート用スイツチング素
子を通じて１個のセンス増幅器内の一方のセンス
ノードに共通に接続し、同様に残り半分のビツト
線をそれぞれセンスゲート用スイツチング素子を
通じて上記センス増幅器内の他方のセンスノード
に共通に接続し、上記複数のセンスゲート用スイ
ツチング素子のうち選択されるビツト線に接続さ
れているもののみをセンス増幅器動作時に開くよ
うに制御するようにしたことを特徴とするもので
ある。
列の１本のビツト線を通じて各列のメモリセルの
記憶データを読み出す半導体記憶装置のセンス増
幅器において、複数列のビツト線のうち半分のビ
ツト線をそれぞれセンスゲート用スイツチング素
子を通じて１個のセンス増幅器内の一方のセンス
ノードに共通に接続し、同様に残り半分のビツト
線をそれぞれセンスゲート用スイツチング素子を
通じて上記センス増幅器内の他方のセンスノード
に共通に接続し、上記複数のセンスゲート用スイ
ツチング素子のうち選択されるビツト線に接続さ
れているもののみをセンス増幅器動作時に開くよ
うに制御するようにしたことを特徴とするもので
ある。
したがつて、センス増幅器の高速性、低消費電
力特性を全く損なうことなく、１個のセンス増幅
器に接続されるカラムの個数のピツチ内に１個の
センス増幅器をパターン化して実現でき、パター
ンレイアウト上の制約が著しく緩和される。
力特性を全く損なうことなく、１個のセンス増幅
器に接続されるカラムの個数のピツチ内に１個の
センス増幅器をパターン化して実現でき、パター
ンレイアウト上の制約が著しく緩和される。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第５図は半導体メモリの一部を示す
もので、メモリセルアレイにおける各メモリセル
５１…は第３図を参照して前述したメモリセル２
１と同様に構成されており、それぞれ単一のビツ
ト線BLi〜BLj，BLk〜BLlに接続されている。５
０…は上記各ビツト線BL1〜BLoに接続されたプ
リチヤージ用のＰチヤネルトランジスタ、５２…
は上記各メモリセル５１…に接続されたワード線
であつて行デコーダ（図示せず）により択一的に
選択駆動されるものである。５３はメモリアレイ
における複数列（カラム）分のビツト線、たとえ
ばBLi〜BLlの情報読み出し用に共用されるセン
ス増幅器であつて、第３図を参照して前述したセ
ンス増幅器２３に比べて後述する点が異なり、そ
の他は同じであるので同一符号を付している。上
記センス増幅器５３が前記センス増幅器２３と異
なる点は次の通りである。(イ)一方のセンスノード
SDLと前記複数列のビツト線BLi〜BLlのうちの片
側半分の（第１群）のｎ本（ｎは正の整数）のビ
ツト線BLi〜BLjとの間に各対応してセンスゲー
ト用のＰチヤネルトランジスタPi〜Pjが挿入接続
され、他方のセンスノードSDRと上記複数列のビ
ツト線BLi〜BLlのうちの残りの片側半分（第２
群）のｎ本のビツト線BLk〜BLlとの間に各対応
してセンスゲート用のＰチヤネルトランジスタ
Pk〜Plが挿入接続され、このトランジスタPi〜
Pj，Pk〜Plは情報読み出しのために選択されるカ
ラムのビツト線に接続されている１個だけ所定の
期間開き、選択されないカラムのビツト線に接続
されている残りのものは閉じているようにセンス
ゲート信号i〜j，k〜lによりゲート制
御される。(ロ)センスノードSDL，SDRに各対応し
て容量付加用のＰチヤネルトランジスタPL，PR
の各一端が接続され、このトランジスタPL，PR
は第１群のビツト線BLi〜BLjおよび第２群のビ
ツト線BLk〜BLlのうち情報読み出しのために選
択されるビツト線の属する群に対応する一方が少
なくともセンスラツチ動作時を含む一定期間オン
状態になり、そうでない他方はオフ状態のままで
あるように容量差形成用信号L，Rによりゲ
ート制御される。上記オン状態のトランジスタは
ゲート電極下の基板表面に反転層が形成されるこ
とによつてMOSキヤパシタとして機能するので、
このオン状態のトランジスタが接続されている一
方のセンスノードは上記MOSキヤパシタが付加
されることによつて他方のセンスノードに比べて
負荷容量が大きくなる。
に説明する。第５図は半導体メモリの一部を示す
もので、メモリセルアレイにおける各メモリセル
５１…は第３図を参照して前述したメモリセル２
１と同様に構成されており、それぞれ単一のビツ
ト線BLi〜BLj，BLk〜BLlに接続されている。５
０…は上記各ビツト線BL1〜BLoに接続されたプ
リチヤージ用のＰチヤネルトランジスタ、５２…
は上記各メモリセル５１…に接続されたワード線
であつて行デコーダ（図示せず）により択一的に
選択駆動されるものである。５３はメモリアレイ
における複数列（カラム）分のビツト線、たとえ
ばBLi〜BLlの情報読み出し用に共用されるセン
ス増幅器であつて、第３図を参照して前述したセ
ンス増幅器２３に比べて後述する点が異なり、そ
の他は同じであるので同一符号を付している。上
記センス増幅器５３が前記センス増幅器２３と異
なる点は次の通りである。(イ)一方のセンスノード
SDLと前記複数列のビツト線BLi〜BLlのうちの片
側半分の（第１群）のｎ本（ｎは正の整数）のビ
ツト線BLi〜BLjとの間に各対応してセンスゲー
ト用のＰチヤネルトランジスタPi〜Pjが挿入接続
され、他方のセンスノードSDRと上記複数列のビ
ツト線BLi〜BLlのうちの残りの片側半分（第２
群）のｎ本のビツト線BLk〜BLlとの間に各対応
してセンスゲート用のＰチヤネルトランジスタ
Pk〜Plが挿入接続され、このトランジスタPi〜
Pj，Pk〜Plは情報読み出しのために選択されるカ
ラムのビツト線に接続されている１個だけ所定の
期間開き、選択されないカラムのビツト線に接続
されている残りのものは閉じているようにセンス
ゲート信号i〜j，k〜lによりゲート制
御される。(ロ)センスノードSDL，SDRに各対応し
て容量付加用のＰチヤネルトランジスタPL，PR
の各一端が接続され、このトランジスタPL，PR
は第１群のビツト線BLi〜BLjおよび第２群のビ
ツト線BLk〜BLlのうち情報読み出しのために選
択されるビツト線の属する群に対応する一方が少
なくともセンスラツチ動作時を含む一定期間オン
状態になり、そうでない他方はオフ状態のままで
あるように容量差形成用信号L，Rによりゲ
ート制御される。上記オン状態のトランジスタは
ゲート電極下の基板表面に反転層が形成されるこ
とによつてMOSキヤパシタとして機能するので、
このオン状態のトランジスタが接続されている一
方のセンスノードは上記MOSキヤパシタが付加
されることによつて他方のセンスノードに比べて
負荷容量が大きくなる。
上記メモリにおけるセンス増幅器にあつては、
センスゲート用トランジスタPi〜Pj，Pk〜Plが選
択的にオン制御されると共に、このオン制御され
るトランジスタが接続されているセンスノードの
負荷容量が増大するように容量付加用のトランジ
スタPL，PRが選択的にオン制御される点を除い
て第４図を参照して前述した動作と同様の動作が
行なわれ、従来例と同様にセンスラツチ動作が高
速に行なわれ、センスラツチ動作終了後の電力消
費が全くない。
センスゲート用トランジスタPi〜Pj，Pk〜Plが選
択的にオン制御されると共に、このオン制御され
るトランジスタが接続されているセンスノードの
負荷容量が増大するように容量付加用のトランジ
スタPL，PRが選択的にオン制御される点を除い
て第４図を参照して前述した動作と同様の動作が
行なわれ、従来例と同様にセンスラツチ動作が高
速に行なわれ、センスラツチ動作終了後の電力消
費が全くない。
また、前述したようにセンスノードSDL，SDR
の負荷容量CSDL，CSDRに差を形成する機能をする
理由は、従来例の動作説明でも述べたように選択
メモリセルからの“１”データを正しく読み出す
ためであり、たとえば第１群のビツト線BLi〜
BLjのどれか選ばれて選択メモリセルから“１”
データを読み出す場合にはセンスノードSDL，
SDRを各対応して“Ｈ”，“Ｌ”レベルに正しくラ
ツチするためにCSDL＞CSDRの関係を実現し、逆に
第２群のビツト線BLk〜BLlのどれかが選ばれて
選択メモリセルから“１”デタを読み出す場合に
はセンスノードSDR，SDLを各対応して“Ｈ”，
“Ｌ”レベルに正しくラツチするためにCSDR＞
CSDLの関係を実現する。なお、第６図は上記メモ
リの読み出し動作における各部信号のタイミング
を示しており、ここではビツト線BLiに接続され
ているメモリセルが“Ｈ”レベルデータを記憶し
ている場合とビツト線BLkに接続されているメモ
リセルが“Ｌ”レベルデータを記憶している場合
とを例示している。
の負荷容量CSDL，CSDRに差を形成する機能をする
理由は、従来例の動作説明でも述べたように選択
メモリセルからの“１”データを正しく読み出す
ためであり、たとえば第１群のビツト線BLi〜
BLjのどれか選ばれて選択メモリセルから“１”
データを読み出す場合にはセンスノードSDL，
SDRを各対応して“Ｈ”，“Ｌ”レベルに正しくラ
ツチするためにCSDL＞CSDRの関係を実現し、逆に
第２群のビツト線BLk〜BLlのどれかが選ばれて
選択メモリセルから“１”デタを読み出す場合に
はセンスノードSDR，SDLを各対応して“Ｈ”，
“Ｌ”レベルに正しくラツチするためにCSDR＞
CSDLの関係を実現する。なお、第６図は上記メモ
リの読み出し動作における各部信号のタイミング
を示しており、ここではビツト線BLiに接続され
ているメモリセルが“Ｈ”レベルデータを記憶し
ている場合とビツト線BLkに接続されているメモ
リセルが“Ｌ”レベルデータを記憶している場合
とを例示している。
なお、上記実施例では、選択されるビツト線に
対応する側の一方のセンスノードの負荷容量を他
方のセンスノードのそれよりも増大させるように
したが、これとは逆に、選択されるビツト線に対
応する側の一方のセンスノードの負荷容量よりも
他方のセンスノードのそれを減少させるようにし
てもよい。そのための一例としては、第５図にお
ける負荷容量用のＰチヤネルトランジスタPL，
PRに代えてそれぞれＮチヤネルトランジスタNL，
NR（図示せず）を用い、その各ゲートに逆対応し
て前記容量差形成用信号L，Rを与えるもの
である。そうすると、通常はL，R信号が
“Ｈ”レベルであつて上記両トランジスタNL，
NRがオンであるが、センスノードSDL側のビツ
ト線を選択する場合には他方のセンスノードSDR
に接続されているトランジスタNRがオフになる
ので、センスノードSDRの負荷容量がセンスノー
ドSDLのそれよりも減少する。同様に、センスノ
ードSDR側のビツト線を選択する場合には他方の
センスノードSDLに接続されているトランジスタ
NLがオフになるので、センスノードSDLの負荷
容量がセンスノードSDRのそれよりも減少する。
対応する側の一方のセンスノードの負荷容量を他
方のセンスノードのそれよりも増大させるように
したが、これとは逆に、選択されるビツト線に対
応する側の一方のセンスノードの負荷容量よりも
他方のセンスノードのそれを減少させるようにし
てもよい。そのための一例としては、第５図にお
ける負荷容量用のＰチヤネルトランジスタPL，
PRに代えてそれぞれＮチヤネルトランジスタNL，
NR（図示せず）を用い、その各ゲートに逆対応し
て前記容量差形成用信号L，Rを与えるもの
である。そうすると、通常はL，R信号が
“Ｈ”レベルであつて上記両トランジスタNL，
NRがオンであるが、センスノードSDL側のビツ
ト線を選択する場合には他方のセンスノードSDR
に接続されているトランジスタNRがオフになる
ので、センスノードSDRの負荷容量がセンスノー
ドSDLのそれよりも減少する。同様に、センスノ
ードSDR側のビツト線を選択する場合には他方の
センスノードSDLに接続されているトランジスタ
NLがオフになるので、センスノードSDLの負荷
容量がセンスノードSDRのそれよりも減少する。
第７図は、本発明の他の実施例によるセンス増
幅器を示しており、第５図を参照して前述したセ
ンス増幅器に比べて、センスゲート用トランジス
タPi〜Plに各対応してＮチヤネルトランジスタNi
〜Nlを並列接続すると共にその各ゲートに対応
してセンスゲート信号i〜lをインバータIi〜
Iiにより反転して得た反転信号を与えるものと
し、同様にイコライズ用トランジスタP3にＮチ
ヤネルトランジスタN3′を並列接続すると共にそ
のゲートにイコライズ信号をインバータI3に
より反転して得た反転信号を与えるものとし、さ
らに２個のインバータI1，I2のＰチヤネルトラン
ジスタP1，P2の各ソースとVDD電源との間に共通
にセンスラツチ用のＰチヤネルトランジスタP5
を挿入接続すると共にそのゲートにセンスラツチ
信号SLをインバータI5により反転して得た反転
信号を与えるものとした点が異なり、その他は同
じであるので第５図中と同一符号を付している。
幅器を示しており、第５図を参照して前述したセ
ンス増幅器に比べて、センスゲート用トランジス
タPi〜Plに各対応してＮチヤネルトランジスタNi
〜Nlを並列接続すると共にその各ゲートに対応
してセンスゲート信号i〜lをインバータIi〜
Iiにより反転して得た反転信号を与えるものと
し、同様にイコライズ用トランジスタP3にＮチ
ヤネルトランジスタN3′を並列接続すると共にそ
のゲートにイコライズ信号をインバータI3に
より反転して得た反転信号を与えるものとし、さ
らに２個のインバータI1，I2のＰチヤネルトラン
ジスタP1，P2の各ソースとVDD電源との間に共通
にセンスラツチ用のＰチヤネルトランジスタP5
を挿入接続すると共にそのゲートにセンスラツチ
信号SLをインバータI5により反転して得た反転
信号を与えるものとした点が異なり、その他は同
じであるので第５図中と同一符号を付している。
上記構成のセンス増幅器によれば、前述したよ
うなセンスラツチ動作の高速性、センスラツチ動
作後の低消費電力特性を有すると共に、センスゲ
ート用およびイコライズゲート用の各スイツチン
グ素子がそれぞれCMOSトランスミツシヨンゲ
ートとなつているので、ビツト線プリチヤージ電
圧が“Ｈ”レベルの場合だけでなく“Ｌ”レベル
の場合でも上記CMOSトランスミツシヨンゲー
トが完全にオンになつて所要の電位転送が行なわ
れる。したがつて、プリチヤージ電圧のレベル選
択の自由度が増す。また、イコライズゲートがオ
ンのとき（イコライズ動作時）には、センスラツ
チ用の各スイツチング素子（トランジスタN3，
P5）がそれぞれオフであり、CMOSインバータ
I1，I2のＮチヤネルトランジスタN1，N2の各ソ
ースおよびＰチヤネルトランジスタP1，P2の各
ソースはそれぞれ浮遊状態になつていてVSS，
VDD電源から分離されているので、センスノード
SDL，SDRに対するイコライズ動作に際して上記
VSS，VDD電源単位による影響を受けなくなつて
おり、イコライズ動作が確実に行なわれる。
うなセンスラツチ動作の高速性、センスラツチ動
作後の低消費電力特性を有すると共に、センスゲ
ート用およびイコライズゲート用の各スイツチン
グ素子がそれぞれCMOSトランスミツシヨンゲ
ートとなつているので、ビツト線プリチヤージ電
圧が“Ｈ”レベルの場合だけでなく“Ｌ”レベル
の場合でも上記CMOSトランスミツシヨンゲー
トが完全にオンになつて所要の電位転送が行なわ
れる。したがつて、プリチヤージ電圧のレベル選
択の自由度が増す。また、イコライズゲートがオ
ンのとき（イコライズ動作時）には、センスラツ
チ用の各スイツチング素子（トランジスタN3，
P5）がそれぞれオフであり、CMOSインバータ
I1，I2のＮチヤネルトランジスタN1，N2の各ソ
ースおよびＰチヤネルトランジスタP1，P2の各
ソースはそれぞれ浮遊状態になつていてVSS，
VDD電源から分離されているので、センスノード
SDL，SDRに対するイコライズ動作に際して上記
VSS，VDD電源単位による影響を受けなくなつて
おり、イコライズ動作が確実に行なわれる。
また、さらに第８図に他の本発明による単一ビ
ツト線用CMOSセンスアンプの回路例を示す。
また、その読み出し動作における信号波形を第９
図に示す。この場合の読み出し動作は、まずプリ
チヤージおよびイコライズ動作でのビツト線のプ
リチヤージレベルが１および０読み時のピツト線
レベルの中間に設定される。その時、同時にセン
スアンプのＳおよびノード電位は、ビツト線プ
リチヤージレベルにイコライズされる。次に、セ
ルが活性化され、セルデータによつてビツト線電
位はプリチヤージレベルから上昇または下降す
る。Ｓノード電位はビツト線電位の変化に伴なつ
て変化するため、セルデータに起因した電位差が
Ｓ，間に生じる。その状態で、第９図のtd時間
後センスゲート後を閉じると同時にラツチ用スイ
ツチトランジスタをオンさせ、Ｓ，間の電位差
を増幅、ラツチする。したがつて、この第８図の
回路によれば、Ｓ，間の負荷容量のアンバラン
ス（ΔC）は必要なく、１読み、０読み共にＳ−
Ｓ間の電位差ΔVをセンス増幅するための動作マ
ージンが大幅に向上する。
ツト線用CMOSセンスアンプの回路例を示す。
また、その読み出し動作における信号波形を第９
図に示す。この場合の読み出し動作は、まずプリ
チヤージおよびイコライズ動作でのビツト線のプ
リチヤージレベルが１および０読み時のピツト線
レベルの中間に設定される。その時、同時にセン
スアンプのＳおよびノード電位は、ビツト線プ
リチヤージレベルにイコライズされる。次に、セ
ルが活性化され、セルデータによつてビツト線電
位はプリチヤージレベルから上昇または下降す
る。Ｓノード電位はビツト線電位の変化に伴なつ
て変化するため、セルデータに起因した電位差が
Ｓ，間に生じる。その状態で、第９図のtd時間
後センスゲート後を閉じると同時にラツチ用スイ
ツチトランジスタをオンさせ、Ｓ，間の電位差
を増幅、ラツチする。したがつて、この第８図の
回路によれば、Ｓ，間の負荷容量のアンバラン
ス（ΔC）は必要なく、１読み、０読み共にＳ−
Ｓ間の電位差ΔVをセンス増幅するための動作マ
ージンが大幅に向上する。
また、イコライズはBLと負荷容量の小さい
ノードとの間で行なうため、非常に高速なイコラ
イズが可能である。また、前述した様にBLプリ
チヤージレベルは１、０読み出し時BLレベルの
間にあればよいため、さらにプリチヤージ時間の
短縮も達成できる。
ノードとの間で行なうため、非常に高速なイコラ
イズが可能である。また、前述した様にBLプリ
チヤージレベルは１、０読み出し時BLレベルの
間にあればよいため、さらにプリチヤージ時間の
短縮も達成できる。
次に、第８図のセンスアツプをLSIメモリにて
応用した場合の例を第１０図に示す。センスゲー
トトランジスタのゲート信号にカラムデコード信
号を含める事によつて、数カラムに１個のセンス
アンプの配置が可能となり、パターンレイアウト
上の自由度が著しく向上する。第１０図の例では
４カラムに１個のセンスアンプの配置の例を示し
た。
応用した場合の例を第１０図に示す。センスゲー
トトランジスタのゲート信号にカラムデコード信
号を含める事によつて、数カラムに１個のセンス
アンプの配置が可能となり、パターンレイアウト
上の自由度が著しく向上する。第１０図の例では
４カラムに１個のセンスアンプの配置の例を示し
た。
なお、本発明はスタテイツク型メモリだけでな
く、ダイナミツク型メモリ、プログラマブルメモ
リなどにも適用可能である。
く、ダイナミツク型メモリ、プログラマブルメモ
リなどにも適用可能である。
上述したように、本発明のセンス増幅器によれ
ば、１個のセンス増幅器に共通に接続される複数
列のビツト線分のピツチ内に１個のセンス増幅器
をパターン化して実現すればよいので、パターン
レイアウト上の制約が著しく緩和される。したが
つて、センス増幅器の素子サイズおよびパターン
レイアウト上の自由度が非常に大きくなり、回路
設計が容易になる。
ば、１個のセンス増幅器に共通に接続される複数
列のビツト線分のピツチ内に１個のセンス増幅器
をパターン化して実現すればよいので、パターン
レイアウト上の制約が著しく緩和される。したが
つて、センス増幅器の素子サイズおよびパターン
レイアウト上の自由度が非常に大きくなり、回路
設計が容易になる。
第１図は従来の半導体記憶装置のセンス増幅器
を示す回路図、第２図は第１図の動作説明のため
に示す信号タイミング図、第３図は現在提案され
ている半導体記憶装置のセンス増幅器を示す回路
図、第４図は第３図の動作説明のために示す信号
タイミング図、第５図は本発明に係る半導体記憶
装置のセンス増幅器の一実施例を示す回路図、第
６図は第５図の動作説明のために示す信号タイミ
ング図、第７図、第８図、第１０図は本発明の他
の実施例を示す回路図、第９図は第８図の動作説
明のために示す信号タイミング図である。 BLi〜BLj，BLk〜BLl……ビツト線、５１……
メモリセル、５３……センス増幅器、I1，I2，I3，
I5，Ii〜Ij，Ik〜Il……インバータ、N1，N2……Ｎ
チヤネルトランジスタ、P1，P2……Ｐチヤネル
トランジスタ、N3，P5……センスラツチ用トラ
ンジスタ、P3，N3′……イコライズ用トランジス
タ、SDL，SDR……センスノード、PL，Pj……負
荷容量用トランジスタ。
を示す回路図、第２図は第１図の動作説明のため
に示す信号タイミング図、第３図は現在提案され
ている半導体記憶装置のセンス増幅器を示す回路
図、第４図は第３図の動作説明のために示す信号
タイミング図、第５図は本発明に係る半導体記憶
装置のセンス増幅器の一実施例を示す回路図、第
６図は第５図の動作説明のために示す信号タイミ
ング図、第７図、第８図、第１０図は本発明の他
の実施例を示す回路図、第９図は第８図の動作説
明のために示す信号タイミング図である。 BLi〜BLj，BLk〜BLl……ビツト線、５１……
メモリセル、５３……センス増幅器、I1，I2，I3，
I5，Ii〜Ij，Ik〜Il……インバータ、N1，N2……Ｎ
チヤネルトランジスタ、P1，P2……Ｐチヤネル
トランジスタ、N3，P5……センスラツチ用トラ
ンジスタ、P3，N3′……イコライズ用トランジス
タ、SDL，SDR……センスノード、PL，Pj……負
荷容量用トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 一方の入力端が他方の出力端に接続される２
個のCMOSインバータと、 前記CMOSインバータの出力端の間に接続さ
れ、イコライズ動作時においてオン状態となる第
１のスイツチング素子と、 前記２個のCMOSインバータのＰチヤネルト
ランジスタのソースと第１電源との間、及び、前
記２個のCMOSインバータのＮチヤネルトラン
ジスタのソースと第２電源との間の少なくとも一
方に接続される第２のスイツチング素子と、 ｎ個の第３のスイツチング素子から構成され、
各々の第３のスイツチング素子は、前記２個の
CMOSインバータの一方の出力端と予め決めら
れた１本のビツト線との間に接続される第１の選
択手段と、 ｎ個の第４のスイツチング素子から構成され、
各々の第４のスイツチング素子は、前記２個の
CMOSインバータの他方の出力端と予め決めら
れた１本のビツト線との間に接続される第２の選
択手段と、 前記２個のCMOSインバータの一方の出力端
に接続される第１の容量形成素子と、 前記２個のCMOSインバータの他方の出力端
に接続される第２の容量形成素子と を具備することを特徴とする半導体記憶装置のセ
ンス増幅器。 ２ 前記ｎ個の第３のスイツチング素子のうちの
一つが、選択されるビツト線に接続され、他の全
ての第３及び第４のスイツチング素子が、選択さ
れない残りのビツト線に接続されている場合、前
記第１の容量形成素子の負荷容量は、前記第２の
容量形成素子の負荷容量よりも大きくなることを
特徴とする特許請求の範囲第１項に記載の半導体
記憶装置のセンス増幅器。 ３ 前記ｎ個の第４のスイツチング素子のうちの
一つが、選択されるビツト線に接続され、他の全
ての第３及び第４のスイツチング素子が、選択さ
れていない残りのビツト線に接続されている場
合、前記第２の容量形成素子の負荷容量は、前記
第１の容量形成素子の負荷容量よりも大きくなる
ことを特徴とする特許請求の範囲第１項に記載の
半導体記憶装置のセンス増幅器。 ４ 前記第１、第２、第３、及び第４のスイツチ
ング素子は、各々MOSトランジスタであること
を特徴とする特許請求の範囲第１項に記載の半導
体記憶装置のセンス増幅器。 ５ 前記第１、第３、及び、第４のスイツチング
素子は、互いに並列に接続されたＰチヤネル
MOSトランジスタとＮチヤネルMOSトランジス
タからなるCMOSトランスミツシヨンゲートで
あることを特徴とする特許請求の範囲第１項に記
載の半導体記憶装置のセンス増幅器。 ６ 前記第２のスイツチング素子は、前記第１の
スイツチング素子がオフ状態となつた後、一定時
間の経過後にオン状態となることを特徴とする特
許請求の範囲第１項に記載の半導体記憶装置のセ
ンス増幅器。 ７ 前記複数の第３及び第４のスイツチング素子
のうち、選択されるビツト線に接続されているも
のは、所定のタイミングでオン状態に制御された
後、前記第２のスイツチング素子のオン制御に同
期してオフ状態に制御され、選択されない残りの
ビツト線に接続されているものは、常にオフ状態
に制御されることを特徴とする特許請求の範囲第
１項に記載の半導体記憶装置のセンス増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097835A JPS60242582A (ja) | 1984-05-16 | 1984-05-16 | 半導体記憶装置のセンス増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097835A JPS60242582A (ja) | 1984-05-16 | 1984-05-16 | 半導体記憶装置のセンス増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242582A JPS60242582A (ja) | 1985-12-02 |
| JPH0510760B2 true JPH0510760B2 (ja) | 1993-02-10 |
Family
ID=14202772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097835A Granted JPS60242582A (ja) | 1984-05-16 | 1984-05-16 | 半導体記憶装置のセンス増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242582A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| DE69023556T2 (de) * | 1989-06-26 | 1996-07-18 | Nippon Electric Co | Halbleiterspeicher mit einem verbesserten Datenleseschema. |
| JPH04368694A (ja) * | 1991-06-17 | 1992-12-21 | Nec Corp | 感知増幅器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2317497C2 (de) * | 1973-04-06 | 1975-02-13 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Betrieb eines Fünf-Transistoren-Speicherelementes |
| JPS6016035B2 (ja) * | 1977-03-04 | 1985-04-23 | 日本電気株式会社 | 増巾回路 |
| JPS5525858A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory unit |
-
1984
- 1984-05-16 JP JP59097835A patent/JPS60242582A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60242582A (ja) | 1985-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030193824A1 (en) | Semiconductor memory device | |
| US4125878A (en) | Memory circuit | |
| US5892724A (en) | NAND-type dynamic RAM having temporary storage register and sense amplifier coupled to multi-open bit lines | |
| US6549470B2 (en) | Small signal, low power read data bus driver for integrated circuit devices incorporating memory arrays | |
| US7630273B2 (en) | Semiconductor integrated circuit | |
| US4769792A (en) | Semiconductor memory device with voltage bootstrap | |
| US4630240A (en) | Dynamic memory with intermediate column derode | |
| US4680734A (en) | Semiconductor memory device | |
| US7006403B2 (en) | Self timed bit and read/write pulse stretchers | |
| JPH0587916B2 (ja) | ||
| US5384504A (en) | Sense amplifier powered from bit lines and having regeneratively cross-coupling means | |
| US4376987A (en) | Threshold referenced MNOS sense amplifier | |
| EP0166642A2 (en) | Block-divided semiconductor memory device having divided bit lines | |
| USRE34026E (en) | CMOS sense amplifier with N-channel sensing | |
| JP2937719B2 (ja) | 半導体記憶装置 | |
| EP0508354B1 (en) | Semiconductor memory with reduced peak current | |
| US7345927B2 (en) | Semiconductor integrated circuit device | |
| US6643214B2 (en) | Semiconductor memory device having write column select gate | |
| KR100318464B1 (ko) | 재쓰기회로를갖는스태틱램디바이스 | |
| JPS60242582A (ja) | 半導体記憶装置のセンス増幅器 | |
| JPH0690875B2 (ja) | 半導体記憶回路 | |
| KR100237050B1 (ko) | 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로 | |
| KR100218305B1 (ko) | 분산형 센스앰프를 갖는 디램 | |
| JPH04298893A (ja) | 半導体記憶装置 | |
| JPH0370877B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |