JPH0370877B2 - - Google Patents

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JPH0370877B2
JPH0370877B2 JP59113742A JP11374284A JPH0370877B2 JP H0370877 B2 JPH0370877 B2 JP H0370877B2 JP 59113742 A JP59113742 A JP 59113742A JP 11374284 A JP11374284 A JP 11374284A JP H0370877 B2 JPH0370877 B2 JP H0370877B2
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bit line
sense amplifier
memory cell
potential
vcc
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Toshio Mitsumoto
Yoshinori Oota
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Sharp Corp
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G11C11/4094—Bit-line management or control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)

Description

【発明の詳細な説明】 ＜発明の技術分野＞ 本発明はダイナミツク型半導体記憶装置の改良
に関し、更に詳細にはダイナミツク素子の高性能
化を可能にする新規な構成を備えたダイナミツク
型半導体記憶装置に関するものである。
＜発明の技術的背景とその問題点＞ 従来のダイナミツクメモリ素子のメモリセル構
成にあつては情報の入出力に供する相補なるビツ
ト線の負荷容量の製造上のばらつき等により動作
マージンが悪化する等の問題点があつた。
即ち、従来から用いられているＮチヤネル
MOSダイナミツクメモリ素子の回路は例えば第
９図に示すように構成されている。
第９図において、Ｓはセンスアンプであり、１
及び２は相補なるビツト線である。また３及び
３′はメモリセルであり、４及び４′はダミーセル
である。Wi及びWjはワード線でありWD0及びWD1
はダミーワード線、φPはプリチヤージ信号であ
る。
５及び５′は蓄積容量であり、６及び６′は所望
の蓄積容量５及び５′を選択しビツト線１及び２
に電気的に接続するためのトランスフアゲートで
ある。
ここで５及び５′の容量値をCSとする。
７及び７′はダミー蓄積容量であり、その容量
値をCDとする。
８及び８′はダミー蓄積容量７及び７′を選択的
にビツト線１及び２に接続するためのトランスフ
アゲートであり、９及び９′はプリチヤージ期間
にダミー蓄積容量７及び７′を初期化するための
ゲートである。
１０及び１０′はビツト線容量であり、その容
量値をCBとする。
第１０図は第９図の動作を説明するためのタイ
ミング図である。
第９図において、ビツト線１側のメモリセルが
選択された場合にはビツト線２側のダミーセル
４′が選択され、またビツト線２側のメモリセル
が選択された場合にはビツト線１側のダミーセル
４が選択される。
ここではワード線Wi及びダミーワード線WD0が
高電位になりメモリセル３及びダミーセル４′が
選択される場合について説明する。
ここでワード線Wi及びダミーワード線WD0には
電源電圧（Vcc）以上に昇圧された電圧が印加さ
れるものとする。
またプリチヤージ信号φPが高電位であるプリ
チヤージ期間において、ビツト線１および２は電
源電圧（Vcc）までプリチヤージされているもの
とする。また説明の便宜上ビツト線１をＢ、ビツ
ト線２をとしてＢ：高電位かつ：低電位の論
理を“１”に、またＢ：低電位かつ：高電位を
論理“０”とする。
メモリセル３の蓄積容量５に接地電位
（GND）が記憶されている場合 プリチヤージ信号φPが低電位に下降し能動
期間に入り、時刻t1にワード線信号が入力され
るとビツト線１側の電位VB1は、 VB1＝CB／CB＋CSVCC となる。
一方、ダミーセル側のビツト線２の電位VB2
は、 VB2＝CB／CB＋CDVcc となる。
従つてセンスアンプＳに入力される差動電位
ΔV1は、 ΔV1＝VB2VB1＝（CB／CB＋CD−CB／CB＋CS）Vcc となる。
メモリセル３の蓄積容量５に電源電位
（Vcc）が記憶されている場合 この場合にはビツト線１側の電位VB1は変化
せず、 VB1＝Vcc である。
一方、ダミーセル側のビツト線２の電位VB2
はと同様に、 VB2＝CB／CB＋CDVcc となる。
従つてセンスアンプＳに入力される差動電位
ΔV2は、 ΔV2＝VB1VB2＝（１−CB／CB＋CD）Vcc となる。
ここで上記及びのいずれの場合において
も、センスアンプＳに入力される差動電位が同じ
になるようにダミーセルの蓄積容量値CDを決定
したとすると、センスアンプに入力される差動電
位ΔVは、 ΔV＝ΔV1＝ΔV2＝１／２・CS／CB＋CSVcc ……(式1) になる。
上記差動電位は時刻t2以降にセンスアンプＳが
活性化されることにより所望の値まで増幅され
る。
このような従来の方式においてはビツト線１及
び２の負荷容量バランスが非常に重要であるが、
製造上のばらつき等によりビツト線１及び２の容
量バランスを保つのが困難であり動作マージンが
悪化する等の欠点があつた。
また昨今の微細加工技術の進歩により大規模メ
モリ素子を実現する試みがなされているが、必然
的にメモリセル面積が小さくなり、従つてメモリ
セル内の蓄積容量はますます減少する傾向にあ
り、センスアンプを駆動するのに必要な差動電圧
が得られなくなるという新たな問題が生じてき
た。
また、メモリセル面積の縮小化に伴なつてビツ
ト線ピツチが小さくなり、かかるビツト線に属す
る制御回路及びセンスアンプ等が容量バランスを
保持した状態で上記のビツト線ピツチ内に収納す
ることが不可能になりつつある。
＜発明の目的及び構成＞ 本発明は上記諸点に鑑みてなされたものであ
り、本発明は従来と同一の蓄積容量を用いた場合
にでもセンスアンプに入力される差動電圧を従来
方式に較べ非常に大きくすることができ、或いは
従来方式と同一の差動電圧を得るにはメモリセル
面積を非常に小さく構成することができ、また従
来方式で必要とされる相補なるビツト線の浮遊容
量バランスに対して従来方式ほど神経質に考慮す
る必要がなく、従つて大規模メモリ素子のパター
ン設計の自由度が非常に大きくなる利点を有する
ダイナミツク型半導体記憶装置を提供することを
目的とするものであり、この目的を達成するた
め、本発明のダイナミツク型半導体記憶装置は、
情報の入出力に供する相補なる第１及び第２のビ
ツト線と、情報を記憶する蓄積容量手段と、前記
の蓄積容量手段を指定する選択手段とを有し、前
記の第２のビツト線に前記の蓄積容量手段の一端
を接続し、前記の蓄積容量手段の他端を前記の選
択手段を介して前記の第１のビツト線に接続して
なるメモリセル構成と、前記の相補なる第１及び
第２のビツト線に出力される差動電圧を増幅する
センスアンプ手段と、前記の相補なるビツト線の
うちで前記の蓄積容量手段が直接に接続されてい
る側の第２のビツト線に関して前記のセンスアン
プ手段に前記の差動電圧を入力する期間のみ、こ
の第２のビツト線を前記のセンスアンプ手段に接
続し、このセンスアンプ手段の能動期間中は前記
の第２のビツト線を前記のセンスアンプ手段から
切り放す制御手段とを備えて成るように構成され
ている。
＜発明の実施例＞ 以下、図面を参照して詳細に説明する。
第１図は本発明によるダイナミツク型半導体記
憶装置の一実施例の構成を示す回路図でありＮチ
ヤネルMOS回路で構成されている。
第１図において、Ｓはセンスアンプ、１及び２
は前述の第９図と同様の相補なるビツト線であ
り、１１及び１１′は本発明における特徴的なメ
モリセルである。
Wi及びWjは電源電圧（Vcc）以上の振幅を有
する信号の印加されるワード線である。
１２及び１２′は蓄積容量であり、その一端は
相補なるビツト線の第２のビツト線２に接続さ
れ、他端は所望のメモリセルを選択するトランス
フアゲート１３あるいは１３′のソースドレイン
路を介して相補なるビツト線の反対側のビツト線
である第１のビツト線１に接続される。
また上記トランスフアゲート１３のゲートはワ
ード線Wiに接続され、上記トランスフアゲート
１３′のゲートはワード線Wjに接続される。
１４及び１５はビツト線１及び２の浮遊容量で
ある。
ここで、メモリセル蓄積容量１２及び１２′の
蓄積容量値をCSとし、ビツト線１側の容量値を
CB1、ビツト線２側の容量値をCB2とする。またこ
の容量値CB1，CB2は本発明の特徴をより明確にす
るため、異なる容量値（CB1≠CB2）であるとす
る。
１６はダミー用蓄積容量であり、その一端がビ
ツト線１に接続され、他端がダミー制御信号φD
に接続されている。
１７及び１８はセンスアンプＳのセンス入力端
であり、１９はMOS電界効果型トランジスタ
（以下MOSFETと略記する）であり該MOSFET
１９のソースドレイン通路がビツト線２とセンス
入力端１８との間に介在され、第２の制御信号
φT2によりビツト線２の電圧をセンスアンプＳの
一入力端１８に入力する期間のみビツト線２とセ
ンスアンプの入力端１８を電気的に接続する。
２０は本発明の実施態様に関連して配設された
MOSFETであり、該MOSFET２０のソースド
レイン通路がビツト線２と電源Vccとの間に介在
され、第２のプリチヤージ信号φP2によりプリチ
ヤージ期間、書込み期間、あるいはセンスアンプ
Ｓの能動期間においてビツト線２を電源電位
（Vcc）に保持する。
２１は従来より用いられているビツト線プリチ
ヤージ用MOSFETであり、該MOSFET２１の
ソースドレイン通路がビツト線１と電源Vccとの
間に介在され、第１のプリチヤージ信号φP1によ
りプリチヤージ期間においてビツト線１を電源電
位（Vcc）に保持する。２２および２３は従来よ
り用いられているビツト線とセンスアンプ間のト
ランスフアゲートであり、第１の制御信号φT1に
より、センスアンプ駆動初期にビツト線とセンス
アンプを一時的に切り放し、センス感度を大きく
する働きがある。
２４および２５は所望の相補なるビツト線を選
択するための列選択用MOSFETであり、列選択
信号Ciによつて所望のビツト線対とデータバスＤ
およびを電気的に接続することで、情報の入出
力を行なう。
ここでは便宜的にビツト線１をＢ、ビツト線２
をとしてＢ：高電位かつ：低電位を論理
“１”に、またＢ：低電位かつ：高電位を論理
“０”とし、メモリセル１１が選択される場合に
ついて説明する。
論理“１”または論理“０”の書込み 本発明の一実施例における書込みの場合のタ
イミング図を第２図に示す。
プリチヤージ期間が終了し第１および第２の
プリチヤージ信号φP1およびφP2が下降し、次に
ワード線Wiが電源電圧（Vcc）以上まで上昇
し、読出し動作が開始されるが、現行の能動期
間が書込みサイクルである場合にはデータバス
Ｄ上に書き込むべきデータが出力される。
第２のプリチヤージ信号φP2が再び電源電圧
（Vcc）以上まで上昇しMOSFET２０がオン状
態となりビツト線２を電源電圧（Vcc）に固定
し、また第２の制御信号φT2が接地電位
（GND）まで下降してMOSFET１９がオフ状
態になりビツト線２とセンスアンプＳが切り放
された後に、列選択信号Ciが電源電圧（Vcc）
以上の電位まで上昇し、MOSFET２４および
２５がオン状態になる。この時点でデータバス
Ｄとビツト線１が電気的に接続されることによ
つてデータバスＤ上の書込みデータがビツト線
１上に出力され、トランスフアゲート１３を介
してメモリセル１１のノード２６に記憶され
る。
ここで論理“１”の書込みの場合にはデータ
バスＤ上に電源電位が出力されており、従つて
メモリセル１１のノード２６には電源電位
（Vcc）が記憶される。一方、論理“０”の書
込みの場合にはデータバスＤ上に接地電位が出
力されており、従つてメモリセル１１のノード
２６には接地電位（GND）が記憶される。
ここで他方のデータバスとビツト線２とは
MOSFET１９がオフ状態であるために電気的
に切り放されており、従つてデータバス上の
情報はメモリセルへの書込みに関与しない。
論理“１”の読出し 本発明の一実施例における読出しの場合のタ
イミング図を第３図に示す。
プリチヤージ期間が終了すると第１のプリチ
ヤージ信号φP1が接地電位（GND）に、また第
２のプリチヤージ信号φP2はMOSFET２０を十
分にオフ状態にできる所定の電位まで下降し、
ビツト線１および２が電源（Vcc）から切り放
されてフローテイング状態になる。
次にダミー駆動信号φDを電源電位（Vcc）ま
で上昇させてダミー用蓄積容量１６の容量結合
により、ビツト線１側の電位を電源電圧
（Vcc）よりわずかに上昇させる。
次にワード線Wiに電源電圧（Vcc）以上の選
択信号が入力されて、トランスフアゲート１３
を介してビツト線１および２は蓄積容量１２に
より容量的に結合される。
メモリセル１１のノード２６には、予め電源
電位（Vcc）が保持されていたために、ビツト
線１および２の電位は共に低電位側に微小変化
が生じるのみであり、ビツト線１とビツト線２
の電位の逆転は生じない。
この場合におけるビツト線１および２間の差
動電圧をΔV1とすると、 ΔV1＝１／１＋（CS／CB2）＋（CG／C
B1＋CD）・CD／CB1＋CD・Vcc……（式２） となり、上記差動電圧ΔV1がセンスアンプＳの
入力端１７および１８に入力される。
次に第１の制御信号φT1が所定の電位まで下
降し、センスアンプＳとビツト線１および２を
切り放した後に、第２の制御信号φT2が接地電
位（GND）まで下降し、また第２のプリチヤ
ージ信号φP2が再び電源電圧（Vcc）以上の電
位まで上昇し、MOSFET２０をオン状態にす
ることで、第２のビツト線２を電源電位
（Vcc）に固定する。
次にセンスアンプ駆動信号φSが接地電位まで
下降し、センスアンプＳに入力された上記差動
電圧は所望の電圧まで増幅される。この場合、
メモリセル１１のノード２６は高電位を保持し
ており、再書込みの必要はない。
論理“０”の読出し 論理“０”の読出しにおけるビツト線および
センス入力信号のタイミング図を第３図に併せ
て示す。
ワード線Wiに選択信号が入力されるまでの
動作は論理“１”の読出しと同様である。論理
“０”の読出しの場合にはメモリセル１１のノ
ード２６に、予め接地電位（GND）が保持さ
れているため、選択信号によりトランスフアゲ
ート１３がオン状態になるとビツト線１の電位
は下降し、逆にビツト線２の電位は上昇し、ビ
ツト線１とビツト線２の電位が逆転する。この
場合におけるビツト線１および２間の差動電圧
をΔV2とすると、 ΔV2＝１／１＋（CS／CB2）＋（CS／CB1＋CD
）・｛CS／CB2＋CS−CD／CB1＋CD｝・Vcc……（式３） となり、上記差動電圧ΔV2がセンスアンプＳの
入力端１７および１８に入力される。
次に、論理“１”の読出しと同様に第１の制
御信号φT1が所定の電位まで下降し、センスア
ンプＳとビツト線１および２を切り放した後
に、第２の制御信号φT2が接地電位（GND）ま
で下降し、また第２のプリチヤージ信号φP2が
再び電源電位（Vcc）以上の電位まで上昇し
MOSFET２０をオン状態にすることで、第２
のビツト線２を電源電位（Vcc）に固定する。
次にセンスアンプ駆動信号φSが接地電位まで
下降し、センスアンプＳに入力された上記差動
電圧を所望の電圧まで増幅するとともに、
MOSFET２２を介してビツト線１を接地電位
まで放電させて、メモリセル１１のノード２６
へ接地電位（GND）の再書込みを行なう。
ここで論理“１”および論理“０”の読出し
におけるビツト線間の差動電圧ΔV1およびΔV2
が共に等しくなるようダミー用蓄積容量値CD
を設定したとすると、ダミー用蓄積容量値CD
は、 CD＝CB1＋CB2／2CB2−CS・CS となり、（式２）および（式３）は結局、 ΔV＝ΔV1＝ΔV2＝１／１＋（CS／CB2）＋｛CS（2C
B2−CS）／CB2（2CB1＋CS）｝・CS（CB1＋CB2）／CB2（
2CB1＋CS）・Vcc……（式４） となる。
ここで従来方式と比較した場合の本方式の特長
をより明確にするため、CB1＋CB2＝2CBなる条件
のもとでセンスアンプに入力される差動信号電圧
を（式４）および（式１）より求め、その結果を
第４図および第５図に示す。
第４図はCB／CS＝10とした場合における本発
明による実施例の差動信号電圧とビツト線１およ
びビツト線２の浮遊容量比CB1／CB2の関係を示
す。
ここでこの第４図に示すグラフからも明らかな
ように、本発明によれば相補なるビツト線１およ
び２の浮遊容量CB1およびCB2の和が一定であれ
ば、CB1とCB2の差が大きくなるほど上記差動信号
電圧が増加することから、本発明による特徴を最
大限に利用するには、出来る限り一方のビツト線
の浮遊容量を可能な限り小さくすることであり、
それによつてより大きな差動信号電圧が得られる
ことになる。
このことは、本発明の非常に大きな特徴であつ
て、従来方式のように相補なるビツト線の浮遊容
量を同一にしなければならないという制限を全く
排除するものであり、パターン設計上の自由度が
非常に大きくなる。
第５図は、やはりCB1＋CB2＝2CBなる条件のも
とに従来方式と本発明による実施例に関して、
CB／CS比を変化させた場合の差動信号電圧特性
を示す。
２８は（式１）より求めた従来方式の差動信号
電圧特性であり、２７は本発明の一実施例におけ
る（式４）より求めた差動信号電圧特性である。
本発明の一実施例においては第４図よりCB1／
CB2の値が1.0付近で差動信号電圧が最も小さくな
ることが示されているが、このような最悪の状態
においても第５図のグラフ２８に示すごとく、従
来方式の1.5〜２倍程度の差動信号電圧が得られ
ており、さらに上記のビツト線浮遊容量の配分を
工夫することによつてグラフ２９あるいは３０の
特性が実現できる。
このことは、本発明を採用することによつてメ
モリセルの蓄積容量を変えずに差動信号電圧を大
きくすることができて、大規模メモリ素子の実現
手段として非常に有効なものである。
第６図および第７図はそれぞれ、上記第１図に
示した本発明に係るダイナミツク型半導体記憶装
置のメモリセル構造を示す図である。
第６図は第７図におけるＡ−A′での断面構造
を示したものである。
第７図はメモリセル４個分（M0〜M3）のパタ
ーン図であり、実際のメモリ素子では、本パター
ンが必要な個数分だけ繰り返し配置される。
次に、第６図により本発明の半導体記憶装置を
実現するメモリセルの構造をＮチヤネルMOSプ
ロセスを想定して説明する。
まずＰ型シリコン基板３１の表面に素子分離領
域３２を選択酸化法等で作成した後、第１の配線
手段によりワード線およびメモリセルのトランス
フアゲートを成す部分３３を形成する。
次にMOSFETのソースおよびドレインとなる
拡散領域３４および３５をイオン打込み等により
形成する。
次にトランスフアゲート部分のドレイン部分３
４に埋め込みコンタクト窓３６を開けた後、第２
の配線手段により蓄積容量の一方の電極３７を形
成し、上記埋め込みコンタクト窓３６によつてト
ランスフアゲート部分のドレイン３４に接続す
る。
ここで上記第２の配線手段による電極３７は第
１の配線手段３３の上面にも形成可能であり、メ
モリセルの蓄積容量の増大に寄与する。第２の配
線手段上面に蓄積容量を形成するための薄い絶縁
膜３８を形成した後、第３の配線手段３９により
上記蓄積容量の他方の電極を形成し、さらに絶縁
膜４０を形成する。
次に通常のコンタクト窓５０を開けた後、第４
の配線手段５１を形成すると共に、上記コンタク
ト窓５０によりトランスフアゲート部分のソース
領域３５と接続する。
ここで第１〜第３の配線手段としては、通常の
ポリシリコン、シリサイドあるいは高融点金属等
で構成するのが一般的であり、また第４の配線手
段はアルミニウム等で構成するのが一般的であ
る。
第４の配線手段５１および第３の配線手段３９
は複数個のメモリセルに共用されており、それぞ
れ相補なるビツト線を構成している。つまり本発
明の一実施例装置を実現するメモリセル構造にお
いては、相補なるビツト線に異なる配線手段が多
層構造を成して形成されており、従つて相補なる
ビツト線を同一の配線手段で形成される従来方式
に比べてメモリセル面積を小さくできる。また拡
散領域３４および３５の面積はコンタクト窓３６
および５０を形成できるだけの面積があれば十分
なために従来方式に比べてメモリセル内の拡散領
域が少なく、耐α線強度が増し、安全なメモリ素
子が実現できる。
第８図は本発明の一実施例装置のメモリセルア
レイの配置に関する一例を示す図である。
本発明によるメモリセル構成によれば、メモリ
セル面積の大幅な縮小が可能であることは既に記
した。しかし、これに伴ない、メモリセルが接続
されたビツト線対の制御回路、センスアンプ等に
関しては、相対的にメモリセルに比べて大きな面
積が必要になり、上記の繰り返しビツト線ピツチ
内に上記回路を収納することが困難になるという
問題が生じてくる。
このような問題点は単一の、あるいは複数個の
ビツト線対に属する上記制御回路やセンスアンプ
等を、それぞれのビツト線対の両端に配置するこ
とで解決される。
第８図においてC0〜C63は相補なるビツト線対
であつてK0〜K63はそれぞれの相補なるビツト線
対C0〜C63に属する制御回路およびセンスアンプ
等であり、各ビツト線対の両端に交互に配置され
た例を示している。
なお本発明を説明する上で、上記実施例におい
てはＮチヤネルMOSプロセスを用いて説明した
が、本発明は、その素子を実現するための製造プ
ロセスを限定するものではなく、Ｐチヤネル
MOSプロセス、CMOSプロセス、SOIプロセス
等に適用することができる。
＜発明の効果＞ 以上述べたように、本発明によれば十分な動作
余裕度を保持しつつメモリセル面積を非常に小さ
くすることができ、従つて大規模ダイナミツクメ
モリ素子の実現に大きく寄与することが出来る。
【図面の簡単な説明】
第１図は本発明の一実施例装置の構成を示す回
路図、第２図は本発明の一実施例における動作を
説明するための書込みサイクルにおけるタイミン
グ図、第３図は本発明の一実施例における動作を
説明するための読出しサイクルにおけるタイミン
グ図、第４図は本発明の一実施例における、相補
なるビツト線間の読出し時における差動信号電圧
と相補なるビツト線の浮遊容量比との関係を示す
特性図、第５図は従来方式と本発明の一実施例に
おける相補なるビツト線間の差動信号電圧を比較
したグラフ、第６図は本発明の一実施例装置を実
現するためのメモリセル構造の断面図、第７図は
本発明の一実施例装置を実現するためのメモリセ
ル構造の平面図、第８図は本発明の一実施例装置
における相補なるビツト線と制御回路、センスア
ンプ等の配置を説明するための概念図、第９図は
従来方式におけるダイナミツクメモリ素子の回路
図、第１０図は従来方式における動作を説明する
ためのタイミング図である。 Wi，Wj……ワード線、WD0，WD1……ダミーワ
ード線、φP……プリチヤージ信号、φP1……第１
のプリチヤージ信号、φP2……第２のプリチヤー
ジ信号、φD……ダミー制御信号、φT1……第１制
御信号、φT2……第２の制御信号、φS……センス
駆動信号、Ci……列選択信号、Ｄ，……データ
バス、CB，CB1，CB2……ビツト線容量値、CS……
メモリセルの蓄積容量値、CD……ダミー用蓄積
容量値、１，２，Ｂ，……ビツト線、Ｓ……セ
ンスアンプ、３，３′，１１，１１′……メモリセ
ル、４，４′……ダミーセル、１２，１２′……メ
モリセルの蓄積容量、１３，１３′……トランス
フアゲート、１６……ダミー用蓄積容量、３２…
…素子分離領域、３４，３５……拡散領域、３６
……埋め込みコンタクト窓、３８……第１の配線
層、３７……第２の配線層、３９……第３の配線
層、５１……第４の配線層、３８……薄い絶縁
膜、５０……コンタクト窓、C0〜C63……相補な
るビツト線対、K0〜K63……相補なるビツト線対
に属する制御回路およびセンスアンプ等。

Claims (1)

  1. 【特許請求の範囲】 １ 情報の入出力に供する相補なる第１及び第２
    のビツト線と、情報を記憶する蓄績容量手段と、
    前記蓄積容量手段を指定する選択手段を有し、前
    記第２のビツト線に前記蓄積容量手段の一端を接
    続し、前記蓄積容量手段の他端を前記選択手段を
    介して前記第１のビツト線に接続してなるメモリ
    セル構成と、 前記相補なる第１及び第２のビツト線に出力さ
    れる差動電圧を増幅するセンスアンプ手段と、 前記相補なるビツト線のうちで前記蓄積容量手
    段が直接に接続されている側の第２のビツト線に
    関して前記センスアンプ手段に前記差動電圧を入
    力する期間のみ該第２のビツト線を前記センスア
    ンプ手段に接続し、該センスアンプ手段の能動期
    間中は前記第２のビツト線を前記センスアンプ手
    段から切り放す制御手段と を備えたことを特徴とするダイナミツク型半導体
    記憶装置。 ２ 上記蓄積容量手段が直接に接続されている側
    の上記第２のビツト線は上記センスアンプ手段の
    能動期間において読出しまたは書込みの情報に無
    関係な所定の電位に固定されるように成したこと
    を特徴とする特許請求の範囲第１項記載のダイナ
    ミツク型半導体記憶装置。 ３ 上記蓄積容量手段が直接に接続されている側
    の上記第２のビツト線は待機期間及び、または情
    報を所定のメモリセルに書き込む書き込み期間に
    おいて読出しまたは書込みの情報に無関係な所定
    の電位に固定されるように成したことを特徴とす
    る特許請求の範囲第１項記載のダイナミツク型半
    導体記憶装置。
JP59113742A 1984-06-01 1984-06-01 ダイナミツク型半導体記憶装置 Granted JPS60256998A (ja)

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