JPH05108341A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPH05108341A JPH05108341A JP3267790A JP26779091A JPH05108341A JP H05108341 A JPH05108341 A JP H05108341A JP 3267790 A JP3267790 A JP 3267790A JP 26779091 A JP26779091 A JP 26779091A JP H05108341 A JPH05108341 A JP H05108341A
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- Japan
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- control
- register
- address
- micro
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 大規模プログラムの実行機能と実時間応答性
の高いプログラムの実行機能を併せ持つマイクロプロセ
ッサを小型化して提供する。 【構成】 単一のマイクロ命令メモリ７に対して、マク
ロ命令に関連するマイクロプログラムの実行とマイクロ
命令だけで閉じて実行するマイクロプログラムを時分割
で使用するプログラマブル制御回路２，３，５，６を備
える。 【効果】 単一のプロセッサで複数の異質のプログラム
を同時に実行できるため、応用システムに要求される複
雑な機能を小型化して実現することが出来る。
の高いプログラムの実行機能を併せ持つマイクロプロセ
ッサを小型化して提供する。 【構成】 単一のマイクロ命令メモリ７に対して、マク
ロ命令に関連するマイクロプログラムの実行とマイクロ
命令だけで閉じて実行するマイクロプログラムを時分割
で使用するプログラマブル制御回路２，３，５，６を備
える。 【効果】 単一のプロセッサで複数の異質のプログラム
を同時に実行できるため、応用システムに要求される複
雑な機能を小型化して実現することが出来る。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
関し、さらに詳しくは、複雑な大規模プログラム処理と
実時間処理向きの高速プログラム処理とを両方とも可能
にしたマイクロプロセッサに関する。
関し、さらに詳しくは、複雑な大規模プログラム処理と
実時間処理向きの高速プログラム処理とを両方とも可能
にしたマイクロプロセッサに関する。
【０００２】
【従来の技術】例えば特開昭５６−１０８１４９号に、
マイクロプログラム方式のプロセッサが開示されてい
る。このプロセッサでは、多数の異なるマクロ命令に共
通なマイクロ命令ルーチンをナノ命令メモリに格納して
おき、それを共用する制御構造になっている。
マイクロプログラム方式のプロセッサが開示されてい
る。このプロセッサでは、多数の異なるマクロ命令に共
通なマイクロ命令ルーチンをナノ命令メモリに格納して
おき、それを共用する制御構造になっている。
【０００３】一方、例えば特願昭６３−２４４１５６号
に、複数の独立したプログラムを実行可能なマイクロコ
ンピュータが開示されている。このマイクロコンピュー
タは、メインプロセッサとサブプロセッサとを有してい
る。メインプロセッサは、通常のプロセッサである。例
えば上記特開昭５６−１０８１４９号に開示のプロセッ
サがそれに相当する。サブプロセッサは、複数の独立プ
ログラムを高速に実行することができる実時間処理向き
のプロセッサである。
に、複数の独立したプログラムを実行可能なマイクロコ
ンピュータが開示されている。このマイクロコンピュー
タは、メインプロセッサとサブプロセッサとを有してい
る。メインプロセッサは、通常のプロセッサである。例
えば上記特開昭５６−１０８１４９号に開示のプロセッ
サがそれに相当する。サブプロセッサは、複数の独立プ
ログラムを高速に実行することができる実時間処理向き
のプロセッサである。
【０００４】
【発明が解決しようとする課題】上記特開昭５６−１０
８１４９号に開示のプロセッサでは、複数の独立したプ
ログラムを実行させる場合には、それら独立したプログ
ラムをサブプログラムとして作成し、それらサブプログ
ラムをメインプログラムで繋ぎ合わせる、などのプログ
ラム上の工夫が必要である。しかし、これでは、一つの
サブプログラムが終了した後に別のサブプログラムが実
行されるといった具合に動作するため、高速な実時間処
理、すなわち、入力信号に即座に応答するような処理を
実現することが難しい問題点がある。
８１４９号に開示のプロセッサでは、複数の独立したプ
ログラムを実行させる場合には、それら独立したプログ
ラムをサブプログラムとして作成し、それらサブプログ
ラムをメインプログラムで繋ぎ合わせる、などのプログ
ラム上の工夫が必要である。しかし、これでは、一つの
サブプログラムが終了した後に別のサブプログラムが実
行されるといった具合に動作するため、高速な実時間処
理、すなわち、入力信号に即座に応答するような処理を
実現することが難しい問題点がある。
【０００５】一方、上記特願昭６３−２４４１５６号に
開示のマイクロコンピュータでは、通常のプログラム処
理と高速な実時間処理とを両方とも実現できる。しか
し、２つのプロセッサで構成されるために、回路規模が
大きくなる問題点がある。
開示のマイクロコンピュータでは、通常のプログラム処
理と高速な実時間処理とを両方とも実現できる。しか
し、２つのプロセッサで構成されるために、回路規模が
大きくなる問題点がある。
【０００６】そこで、本発明の目的は、通常のプログラ
ム処理すなわち大規模プログラム処理と，実時間処理向
きの高速プログラム処理とを両方とも実現でき、しか
も、小さな回路規模で構成できるマイクロプロセッサを
提供することにある。
ム処理すなわち大規模プログラム処理と，実時間処理向
きの高速プログラム処理とを両方とも実現でき、しか
も、小さな回路規模で構成できるマイクロプロセッサを
提供することにある。
【０００７】
【課題を解決するための手段】本発明は、マイクロアド
レスを保持する複数のマイクロアドレスレジスタと、マ
クロ命令を保持するマクロ命令レジスタと、マイクロ命
令を記憶するマイクロ命令メモリと、前記マイクロアド
レスレジスタのいずれか又は前記マクロ命令レジスタを
選択してその保持値を前記マイクロ命令メモリにアドレ
スとして与えるマルチプレクサと、前記マイクロ命令メ
モリから読み出されたマイクロ命令に基づく制御を行う
と共に次マクロ命令アドレスまたは次マイクロアドレス
を生成するマイクロ命令制御実行手段と、前記次マクロ
命令アドレスにより次マクロ命令をマクロ命令メモリよ
り読み出して前記マクロ命令レジスタに保持させるマク
ロ命令読み出し制御手段と、前記マイクロアドレスレジ
スタのいずれかを選択してそのマイクロアドレスレジス
タに前記生成された次マイクロアドレスを保持させるセ
レクタと、前記マルチプレクサおよび前記セレクタにお
ける選択の制御を行う選択制御手段とを具備したことを
特徴とするマイクロプロセッサを提供する。
レスを保持する複数のマイクロアドレスレジスタと、マ
クロ命令を保持するマクロ命令レジスタと、マイクロ命
令を記憶するマイクロ命令メモリと、前記マイクロアド
レスレジスタのいずれか又は前記マクロ命令レジスタを
選択してその保持値を前記マイクロ命令メモリにアドレ
スとして与えるマルチプレクサと、前記マイクロ命令メ
モリから読み出されたマイクロ命令に基づく制御を行う
と共に次マクロ命令アドレスまたは次マイクロアドレス
を生成するマイクロ命令制御実行手段と、前記次マクロ
命令アドレスにより次マクロ命令をマクロ命令メモリよ
り読み出して前記マクロ命令レジスタに保持させるマク
ロ命令読み出し制御手段と、前記マイクロアドレスレジ
スタのいずれかを選択してそのマイクロアドレスレジス
タに前記生成された次マイクロアドレスを保持させるセ
レクタと、前記マルチプレクサおよび前記セレクタにお
ける選択の制御を行う選択制御手段とを具備したことを
特徴とするマイクロプロセッサを提供する。
【０００８】
【作用】本発明のマイクロプロセッサでは、複数のマイ
クロアドレスレジスタのうちの一つをマクロプログラム
の処理用に割り当て、残りのマイクロアドレスレジスタ
をマクロプログラムと独立に実行されるマイクロプログ
ラムの処理用に割り当てる。そして、マルチプレクサお
よびセレクタにより各アドレスレジスタが関与する処理
を時分割制御で交互に実行させることで、マクロプログ
ラムとマイクロプログラムを実質的に同時に実行する。
従って、大規模プログラム処理と，実時間処理向きの高
速プログラム処理とを両方とも実現でき、しかも、プロ
セッサは１つであるから小さな回路規模で構成できる。
また、選択制御手段における選択の制御をプログラム可
能にすることで、応用システムに最適の処理シーケンス
を実現できる。
クロアドレスレジスタのうちの一つをマクロプログラム
の処理用に割り当て、残りのマイクロアドレスレジスタ
をマクロプログラムと独立に実行されるマイクロプログ
ラムの処理用に割り当てる。そして、マルチプレクサお
よびセレクタにより各アドレスレジスタが関与する処理
を時分割制御で交互に実行させることで、マクロプログ
ラムとマイクロプログラムを実質的に同時に実行する。
従って、大規模プログラム処理と，実時間処理向きの高
速プログラム処理とを両方とも実現でき、しかも、プロ
セッサは１つであるから小さな回路規模で構成できる。
また、選択制御手段における選択の制御をプログラム可
能にすることで、応用システムに最適の処理シーケンス
を実現できる。
【０００９】
【実施例】以下、本発明の実施例を図を用いて詳細に説
明する。なお、これにより本発明が限定されるものでは
ない。
明する。なお、これにより本発明が限定されるものでは
ない。
【００１０】図１に、本発明の一実施例のマイクロプロ
セッサ１の構成を示す。マイクロプロセッサ１は、４個
のマイクロアドレスレジスタ（μARa〜μARd）２-1，２
-2，２-3，２-4を有している。マイクロアドレスレジス
タ２-1，２-2，２-3，２-4は、各々１０ビットで構成さ
れ、初期値設定回路４５によりマイクロ命令メモリ７の
初期アドレスを設定される。
セッサ１の構成を示す。マイクロプロセッサ１は、４個
のマイクロアドレスレジスタ（μARa〜μARd）２-1，２
-2，２-3，２-4を有している。マイクロアドレスレジス
タ２-1，２-2，２-3，２-4は、各々１０ビットで構成さ
れ、初期値設定回路４５によりマイクロ命令メモリ７の
初期アドレスを設定される。
【００１１】マイクロアドレスレジスタ２-1，２-2，２
-3，２-4の入力は、セレクタ３にそれぞれ接続される。
マイクロアドレスレジスタ２-1の出力は、第１のマルチ
プレクサ４の一つの入力に接続される。また、マイクロ
アドレスレジスタ２-2，２-3，２-4の出力は、第２のマ
ルチプレクサ５にそれぞれ接続される。
-3，２-4の入力は、セレクタ３にそれぞれ接続される。
マイクロアドレスレジスタ２-1の出力は、第１のマルチ
プレクサ４の一つの入力に接続される。また、マイクロ
アドレスレジスタ２-2，２-3，２-4の出力は、第２のマ
ルチプレクサ５にそれぞれ接続される。
【００１２】第１のマルチプレクサ４の別の入力は、マ
クロ命令レジスタ（ＩＲ）１７に接続される。また、そ
の出力は、第２のマルチプレクサ５の一つの入力に接続
される。マルチプレクサ５の出力は、マイクロ命令メモ
リ７のアドレス情報になる。時分割制御回路６は、セレ
クタ３とマルチプレクサ５における選択を制御する。
クロ命令レジスタ（ＩＲ）１７に接続される。また、そ
の出力は、第２のマルチプレクサ５の一つの入力に接続
される。マルチプレクサ５の出力は、マイクロ命令メモ
リ７のアドレス情報になる。時分割制御回路６は、セレ
クタ３とマルチプレクサ５における選択を制御する。
【００１３】マイクロ命令メモリ７のデータは、 （１）アドレスフィールド （２）入出力フィールド （３）演算フィールド （４）レジスタフィールド （５）インタフェースフィールド の５つのフィールドで構成される。マイクロ命令メモリ
７の一部には、マクロ命令実行用の１セットのマイクロ
プログラム群が格納されている。
７の一部には、マクロ命令実行用の１セットのマイクロ
プログラム群が格納されている。
【００１４】マイクロ命令メモリ７から読みだされた上
記各フィールドのデータは、マイクロデータレジスタ８
に取り込まれる。
記各フィールドのデータは、マイクロデータレジスタ８
に取り込まれる。
【００１５】マイクロデータレジスタ８の上記各フィー
ルドに対応する出力は、インタフェース制御回路９，レ
ジスタ制御回路１０，演算制御回路１１，マイクロアド
レス制御回路１２，入出力制御回路４０にそれぞれ伝達
される。これらインタフェース制御回路９，レジスタ制
御回路１０，演算制御回路１１，マイクロアドレス制御
回路１２，入出力制御回路４０は、プロセッサ１の制御
信号をそれぞれ生成する。
ルドに対応する出力は、インタフェース制御回路９，レ
ジスタ制御回路１０，演算制御回路１１，マイクロアド
レス制御回路１２，入出力制御回路４０にそれぞれ伝達
される。これらインタフェース制御回路９，レジスタ制
御回路１０，演算制御回路１１，マイクロアドレス制御
回路１２，入出力制御回路４０は、プロセッサ１の制御
信号をそれぞれ生成する。
【００１６】インタフェース制御回路９は、マルチプレ
クサ４に接続され、マイクロアドレスレジスタ２-1とマ
クロ命令レジスタ１７の何れかを選択する信号を伝達す
る。また、インタフェース制御回路９は、インタフェー
ス回路３２に接続される。インタフェース回路３２は、
実行部データバス１８と周辺バス１６の間のデータのや
り取りを行なう。
クサ４に接続され、マイクロアドレスレジスタ２-1とマ
クロ命令レジスタ１７の何れかを選択する信号を伝達す
る。また、インタフェース制御回路９は、インタフェー
ス回路３２に接続される。インタフェース回路３２は、
実行部データバス１８と周辺バス１６の間のデータのや
り取りを行なう。
【００１７】レジスタ制御回路１０は、レジスタファイ
ル１３に接続される。レジスタファイル１３は、複数の
レジスタ群からなり、データバス１８を介してデータを
入出力する。
ル１３に接続される。レジスタファイル１３は、複数の
レジスタ群からなり、データバス１８を介してデータを
入出力する。
【００１８】演算制御回路１１は、演算回路１４に接続
される。演算回路１４は、実行部データバス１８を介し
てインタフェース回路３２およびレジスタファイル１３
からのデータを受け取り、演算処理を施し、その結果を
実行部データバス１８を介してインタフェース回路３２
およびレジスタファイル１３に転送する。また、演算回
路１４は、マイクロアドレス制御回路１２にも接続され
る。
される。演算回路１４は、実行部データバス１８を介し
てインタフェース回路３２およびレジスタファイル１３
からのデータを受け取り、演算処理を施し、その結果を
実行部データバス１８を介してインタフェース回路３２
およびレジスタファイル１３に転送する。また、演算回
路１４は、マイクロアドレス制御回路１２にも接続され
る。
【００１９】入出力制御回路４０は、入出力回路１５に
接続される。入出力回路１５は、実行部データバス１８
に接続される。また、入出力線４１を介してマイクロプ
ロセッサ外部とのデータ通信を行なう。
接続される。入出力回路１５は、実行部データバス１８
に接続される。また、入出力線４１を介してマイクロプ
ロセッサ外部とのデータ通信を行なう。
【００２０】周辺バス１６には、マクロプログラム格納
用ＥＰＲＯＭ１９，データ格納用ＲＡＭ２０，入出力回
路２１が接続される。入出力回路２１は、入出力線４２
を介してマイクロプロセッサ外部とのデータ通信を行な
う。
用ＥＰＲＯＭ１９，データ格納用ＲＡＭ２０，入出力回
路２１が接続される。入出力回路２１は、入出力線４２
を介してマイクロプロセッサ外部とのデータ通信を行な
う。
【００２１】マイクロアドレス制御回路１２は、マイク
ロ命令メモリ７に格納されたマイクロプログラムの実行
順を制御するためのものであり、実行中のワードに記述
されたアドレスフィールドと演算回路１４による演算の
結果に基づき、実行中のマイクロ命令の次に実行すべき
マイクロ命令メモリのアドレスすなわち次アドレスを生
成する。
ロ命令メモリ７に格納されたマイクロプログラムの実行
順を制御するためのものであり、実行中のワードに記述
されたアドレスフィールドと演算回路１４による演算の
結果に基づき、実行中のマイクロ命令の次に実行すべき
マイクロ命令メモリのアドレスすなわち次アドレスを生
成する。
【００２２】図２に、時分割制御回路６とマイクロアド
レス制御回路１２にかかる要部構成を示す。時分割制御
回路６は、クロック線４４が接続された６ビットループ
カウンタ２２と、その６ビットループカウンタ２２で制
御される制御メモリ２３と、遅延回路２４とで構成され
る。制御メモリ２３は、２ビット出力の６４ワードのメ
モリであり、６ビットループカウンタ２２のカウント値
をアドレスとしてデータを出力する。そのデータは、第
２のマルチプレクサ５に入力され、図１に示したマルチ
プレクサ入力線４３のうちの一つを選択してマイクロ命
令メモリ７のアドレスとする。また、前記データは、遅
延回路２４を介してセレクタ３に入力され、前記選択し
たマルチプレクサ入力線４３のうちの一つに対応するマ
イクロアドレスレジスタを１クロック遅れて再び選択す
る。この結果、第２のマルチプレクサ５で選択したのと
同じアドレスレジスタに、実行結果で発生する次アドレ
スが格納される。
レス制御回路１２にかかる要部構成を示す。時分割制御
回路６は、クロック線４４が接続された６ビットループ
カウンタ２２と、その６ビットループカウンタ２２で制
御される制御メモリ２３と、遅延回路２４とで構成され
る。制御メモリ２３は、２ビット出力の６４ワードのメ
モリであり、６ビットループカウンタ２２のカウント値
をアドレスとしてデータを出力する。そのデータは、第
２のマルチプレクサ５に入力され、図１に示したマルチ
プレクサ入力線４３のうちの一つを選択してマイクロ命
令メモリ７のアドレスとする。また、前記データは、遅
延回路２４を介してセレクタ３に入力され、前記選択し
たマルチプレクサ入力線４３のうちの一つに対応するマ
イクロアドレスレジスタを１クロック遅れて再び選択す
る。この結果、第２のマルチプレクサ５で選択したのと
同じアドレスレジスタに、実行結果で発生する次アドレ
スが格納される。
【００２３】マイクロアドレス制御回路１２は、分岐制
御回路２５と、次アドレス生成回路２６とで構成され
る。分岐制御回路２５は、マイクロ命令メモリ７に格納
された分岐条件の情報（信号線３０）と，演算回路１４
の実行結果として発生するキャリーやゼロなどの状態信
号（状態信号出力線３１の信号）とから分岐条件が成立
するか否かを判別する回路である。条件が成立した場合
には次アドレス読みだし線２７の最下位ビット信号を反
転して次アドレスとし、条件が成立しない場合には次ア
ドレス読みだし線２７の最下位ビット信号を反転せずに
そのまま次アドレスとすることにより、マイクロプログ
ラムの条件付き分岐を可能にする。次アドレス生成回路
２６の出力は、次アドレス信号線２８によりセレクタ３
に伝達される。
御回路２５と、次アドレス生成回路２６とで構成され
る。分岐制御回路２５は、マイクロ命令メモリ７に格納
された分岐条件の情報（信号線３０）と，演算回路１４
の実行結果として発生するキャリーやゼロなどの状態信
号（状態信号出力線３１の信号）とから分岐条件が成立
するか否かを判別する回路である。条件が成立した場合
には次アドレス読みだし線２７の最下位ビット信号を反
転して次アドレスとし、条件が成立しない場合には次ア
ドレス読みだし線２７の最下位ビット信号を反転せずに
そのまま次アドレスとすることにより、マイクロプログ
ラムの条件付き分岐を可能にする。次アドレス生成回路
２６の出力は、次アドレス信号線２８によりセレクタ３
に伝達される。
【００２４】マイクロ命令メモリ７と制御メモリ２３と
しては、ＲＡＭ（ランダムアクセスメモリ），ＲＯＭ
（リードオンリメモリ），ＰＲＯＭ（プログラマブルリ
ードオンリメモリ）など種々のメモリを使用することが
出来る。ＲＡＭを用いた場合には、電源投入後にプログ
ラムを初期設定する回路が必要になるが、動的な変更が
可能になる。ＲＯＭを用いた場合には、ユーザサイドで
の変更はできないが、回路面積を小規模にできる。ＰＲ
ＯＭを用いた場合には、電源投入後のプログラムの初期
設定が不要であり、また、ユーザサイドでプログラムす
ることも可能になる。
しては、ＲＡＭ（ランダムアクセスメモリ），ＲＯＭ
（リードオンリメモリ），ＰＲＯＭ（プログラマブルリ
ードオンリメモリ）など種々のメモリを使用することが
出来る。ＲＡＭを用いた場合には、電源投入後にプログ
ラムを初期設定する回路が必要になるが、動的な変更が
可能になる。ＲＯＭを用いた場合には、ユーザサイドで
の変更はできないが、回路面積を小規模にできる。ＰＲ
ＯＭを用いた場合には、電源投入後のプログラムの初期
設定が不要であり、また、ユーザサイドでプログラムす
ることも可能になる。
【００２５】図３に、インタフェース回路３２と，それ
に接続された実行部データバス１８（リードバス１８
ｒ，ライトバス１８ｗ）と，周辺バス１６（アドレスバ
ス１６ａ，データバス１６ｄ）とにかかる要部構成を示
す。インタフェース回路３２は、次の回路で構成され
る。 メモリデータバッファ（ＭＤＢ）３７：データバス１６
ｄに接続された双方向バッファであり、リードデータレ
ジスタ３３，ライトデータレジスタ３４，プログラムカ
ウンタ３５に接続される。 メモリアドレスバッファ（ＭＡＢ）３８：アドレスバス
１６ａに接続された出力バッファであり、プログラムカ
ウンタ３５，スタックポインタ３６，メモリアドレスレ
ジスタ３９の内容をアドレスバス１６ａに伝え、ＥＰＲ
ＯＭ１９，ＲＡＭ２０，入出力回路２１に含まれるレジ
スタのアドレスとする。
に接続された実行部データバス１８（リードバス１８
ｒ，ライトバス１８ｗ）と，周辺バス１６（アドレスバ
ス１６ａ，データバス１６ｄ）とにかかる要部構成を示
す。インタフェース回路３２は、次の回路で構成され
る。 メモリデータバッファ（ＭＤＢ）３７：データバス１６
ｄに接続された双方向バッファであり、リードデータレ
ジスタ３３，ライトデータレジスタ３４，プログラムカ
ウンタ３５に接続される。 メモリアドレスバッファ（ＭＡＢ）３８：アドレスバス
１６ａに接続された出力バッファであり、プログラムカ
ウンタ３５，スタックポインタ３６，メモリアドレスレ
ジスタ３９の内容をアドレスバス１６ａに伝え、ＥＰＲ
ＯＭ１９，ＲＡＭ２０，入出力回路２１に含まれるレジ
スタのアドレスとする。
【００２６】リードデータレジスタ（ＲＤＲ）３３：メ
モリデータバッファ３７を介してデータバス１６ｄの内
容を取り込み、その内容をリードバス１８ｒに伝達す
る。 ライトデータレジスタ（ＷＤＲ）３４：ライトバス１８
ｗの内容を取り込み、その内容をメモリデータバッファ
３７を介してデータバス１６ｄに伝達する。 プログラムカウンタ（ＰＣ）３５：実行部データバス１
８，メモリデータバッファ３７，メモリアドレスバッフ
ァ３８に接続される。通常はメモリアドレスバッファ３
８を介してアドレスバス１６ａに対してメモリアドレス
を出力する。カウンタ値は、リードバス１８ｒを介して
演算回路１４に取り込まれ、インクリメントやアドレス
値の加算などの演算が行なわれ、ライトバス１８ｗを介
して再びプログラムカウンタ３５に取り込むことで更新
される。
モリデータバッファ３７を介してデータバス１６ｄの内
容を取り込み、その内容をリードバス１８ｒに伝達す
る。 ライトデータレジスタ（ＷＤＲ）３４：ライトバス１８
ｗの内容を取り込み、その内容をメモリデータバッファ
３７を介してデータバス１６ｄに伝達する。 プログラムカウンタ（ＰＣ）３５：実行部データバス１
８，メモリデータバッファ３７，メモリアドレスバッフ
ァ３８に接続される。通常はメモリアドレスバッファ３
８を介してアドレスバス１６ａに対してメモリアドレス
を出力する。カウンタ値は、リードバス１８ｒを介して
演算回路１４に取り込まれ、インクリメントやアドレス
値の加算などの演算が行なわれ、ライトバス１８ｗを介
して再びプログラムカウンタ３５に取り込むことで更新
される。
【００２７】スタックポインタ３６（ＳＰ）：実行部デ
ータバス１８とメモリアドレスバッファ３８に接続され
る。サブルーチンコール命令（ＣＡＬ）の時にプログラ
ムカウンタ３５の内容をＲＡＭ２０に格納し、リターン
命令（ＲＥＴ）でＲＡＭ２０からプログラムカウンタ３
５に値を戻すためのものである。ポインタ値は、プログ
ラムカウンタ３５と同様に演算回路１４でインクリメン
トやデクリメントなどの演算が行なわれて更新される。 メモリアドレスレジスタ３９（ＭＡＲ）：ライトバス１
８ｗとメモリアドレスバッファ３８に接続される。マイ
クロ命令の実行によりデータがセットされる。このデー
タはメモリアドレスバッファ３８を介してメモリアドレ
スとしてアドレスバス１６ａに出力される。
ータバス１８とメモリアドレスバッファ３８に接続され
る。サブルーチンコール命令（ＣＡＬ）の時にプログラ
ムカウンタ３５の内容をＲＡＭ２０に格納し、リターン
命令（ＲＥＴ）でＲＡＭ２０からプログラムカウンタ３
５に値を戻すためのものである。ポインタ値は、プログ
ラムカウンタ３５と同様に演算回路１４でインクリメン
トやデクリメントなどの演算が行なわれて更新される。 メモリアドレスレジスタ３９（ＭＡＲ）：ライトバス１
８ｗとメモリアドレスバッファ３８に接続される。マイ
クロ命令の実行によりデータがセットされる。このデー
タはメモリアドレスバッファ３８を介してメモリアドレ
スとしてアドレスバス１６ａに出力される。
【００２８】以上のインタフェース回路３２の制御に必
要な信号２９ａは、マイクロデータレジスタ８のデータ
に基づき、インタフェース制御回路９で生成される。
要な信号２９ａは、マイクロデータレジスタ８のデータ
に基づき、インタフェース制御回路９で生成される。
【００２９】また、インタフェース制御回路９では、Ｅ
ＰＲＯＭ１９のリード信号２９ｂ，ＲＡＭ２０のリード
／ライト信号２９ｃ，入出力回路２１のリード／ライト
信号２９ｈ，マクロ命令レジスタ１７のライト信号２９
ｄ，マルチプレクサ４の切り替え信号２９ｅが生成され
る。
ＰＲＯＭ１９のリード信号２９ｂ，ＲＡＭ２０のリード
／ライト信号２９ｃ，入出力回路２１のリード／ライト
信号２９ｈ，マクロ命令レジスタ１７のライト信号２９
ｄ，マルチプレクサ４の切り替え信号２９ｅが生成され
る。
【００３０】インタフェース回路３２の上記各レジスタ
やカウンタ，ポインタの選択情報やレジスタファイル１
３，入出力回路１５が含む各種レジスタの選択情報は、
マイクロ命令メモリ７のレジスタフィールドに記述され
る。図１１に、レジスタフィールドに記述されているレ
ジスタのマップを示す。ＩＯＤＲは、入出力データレジ
スタであり、外部端子からのデータ入力と外部端子への
データ出力を行なう。ＩＯＣＲは、上記のそれぞれの入
出力データレジスタに付随した入出力制御レジスタであ
り、外部端子の機能やデータの方向性などを制御する。
やカウンタ，ポインタの選択情報やレジスタファイル１
３，入出力回路１５が含む各種レジスタの選択情報は、
マイクロ命令メモリ７のレジスタフィールドに記述され
る。図１１に、レジスタフィールドに記述されているレ
ジスタのマップを示す。ＩＯＤＲは、入出力データレジ
スタであり、外部端子からのデータ入力と外部端子への
データ出力を行なう。ＩＯＣＲは、上記のそれぞれの入
出力データレジスタに付随した入出力制御レジスタであ
り、外部端子の機能やデータの方向性などを制御する。
【００３１】図４に、マイクロ命令を実行する動作タイ
ミングチャートを示す。タイミングクロックとして非オ
ーバラップ二相クロックφ１，φ２を用いている。Ｔ１
はマイクロ命令リードサイクル，Ｔ２はマイクロ命令実
行サイクルであり、以下の〜のタイミングで動作す
る。 第２のマルチプレクサ５で選択されたマルチプレクサ
入力線４３の一つの内容がマイクロ命令メモリ７に対し
てアドレスとして図中ａ−ｃの期間入力され、マイクロ
命令メモリ７のデータがリードされる。 マイクロ命令メモリ７の出力データはｂ点でマイクロ
データレジスタ８にラッチされ、ｂ−ｄの期間その値を
保持する。 マイクロデータレジスタ８の出力はインタフェース制
御回路９，レジスタ制御回路１０，演算制御回路１１，
マイクロアドレス制御回路１２，入出力制御回路４０に
入力され、これらの制御回路は実行制御信号を生成し、
ｃ−ｅの期間その実行制御信号を保持する。 Ｔ２サイクルの前半（ｃ−ｄ期間）ではレジスタファ
イル１３のうち選択されたレジスタ，入出力回路１５に
含まれるレジスタ，インタフェース回路１２の各レジス
タのリードと演算が行なわれる。この結果、ｄ点では演
算回路１４の出力データとキャリー，ゼロなどの状態信
号が確定する。
ミングチャートを示す。タイミングクロックとして非オ
ーバラップ二相クロックφ１，φ２を用いている。Ｔ１
はマイクロ命令リードサイクル，Ｔ２はマイクロ命令実
行サイクルであり、以下の〜のタイミングで動作す
る。 第２のマルチプレクサ５で選択されたマルチプレクサ
入力線４３の一つの内容がマイクロ命令メモリ７に対し
てアドレスとして図中ａ−ｃの期間入力され、マイクロ
命令メモリ７のデータがリードされる。 マイクロ命令メモリ７の出力データはｂ点でマイクロ
データレジスタ８にラッチされ、ｂ−ｄの期間その値を
保持する。 マイクロデータレジスタ８の出力はインタフェース制
御回路９，レジスタ制御回路１０，演算制御回路１１，
マイクロアドレス制御回路１２，入出力制御回路４０に
入力され、これらの制御回路は実行制御信号を生成し、
ｃ−ｅの期間その実行制御信号を保持する。 Ｔ２サイクルの前半（ｃ−ｄ期間）ではレジスタファ
イル１３のうち選択されたレジスタ，入出力回路１５に
含まれるレジスタ，インタフェース回路１２の各レジス
タのリードと演算が行なわれる。この結果、ｄ点では演
算回路１４の出力データとキャリー，ゼロなどの状態信
号が確定する。
【００３２】Ｔ２サイクルの後半（ｄ−ｅ期間）では
上記ｃ−ｄ期間の結果に基づきライト動作が行なわれ
る。ライト動作にはレジスタファイル１３の選択された
レジスタ，入出力回路１５に含まれるレジスタ，インタ
フェース回路１２の各レジスタへのライトと、それと並
行して実行されるマイクロアドレスレジスタ２へのライ
トがある。マイクロアドレスレジスタ２へのライトで
は、図２で説明したように、マイクロ命令メモリ７に格
納された分岐条件の情報（信号線３０）と演算回路１４
の実行結果で発生するキャリー，ゼロの信号（信号線３
１）から次アドレスを生成し、時分割制御回路６で選択
されたマイクロアドレスレジスタ２へ書き込む。
上記ｃ−ｄ期間の結果に基づきライト動作が行なわれ
る。ライト動作にはレジスタファイル１３の選択された
レジスタ，入出力回路１５に含まれるレジスタ，インタ
フェース回路１２の各レジスタへのライトと、それと並
行して実行されるマイクロアドレスレジスタ２へのライ
トがある。マイクロアドレスレジスタ２へのライトで
は、図２で説明したように、マイクロ命令メモリ７に格
納された分岐条件の情報（信号線３０）と演算回路１４
の実行結果で発生するキャリー，ゼロの信号（信号線３
１）から次アドレスを生成し、時分割制御回路６で選択
されたマイクロアドレスレジスタ２へ書き込む。
【００３３】以上のような制御により２レベルのパイプ
ライン制御が可能になる。即ち、ａ−ｃ期間では次に実
行するマイクロ命令のリードと１サイクル前にリードし
たマイクロ命令の命令実行とを同時に行なうことが出
来、ｃ−ｅ期間ではａ−ｃ期間でリードしたマイクロ命
令の実行とその次に実行するマイクロ命令のリードとを
同時に行なうことが出来る。図５に、パイプライン制御
により実行が進む例を示す。この例では、時分割制御回
路６の制御メモリ２３には、マイクロアドレスレジスタ
２の選択順序情報として次の２進データによる時分割制
御プログラムが格納されている。 ……→［００］→［０１］→［１０］→［１１］→…… 従って、マイクロアドレスレジスタ２の各レジスタは次
の順序で選択される。 ……→（２ー1）→（２ー2）→（２ー3）→（２ー4）→…… すなわち、カウンタ２２のカウントアップに従って制御
メモリ２３から上記選択順序情報が順に出力される。
ライン制御が可能になる。即ち、ａ−ｃ期間では次に実
行するマイクロ命令のリードと１サイクル前にリードし
たマイクロ命令の命令実行とを同時に行なうことが出
来、ｃ−ｅ期間ではａ−ｃ期間でリードしたマイクロ命
令の実行とその次に実行するマイクロ命令のリードとを
同時に行なうことが出来る。図５に、パイプライン制御
により実行が進む例を示す。この例では、時分割制御回
路６の制御メモリ２３には、マイクロアドレスレジスタ
２の選択順序情報として次の２進データによる時分割制
御プログラムが格納されている。 ……→［００］→［０１］→［１０］→［１１］→…… 従って、マイクロアドレスレジスタ２の各レジスタは次
の順序で選択される。 ……→（２ー1）→（２ー2）→（２ー3）→（２ー4）→…… すなわち、カウンタ２２のカウントアップに従って制御
メモリ２３から上記選択順序情報が順に出力される。
【００３４】マイクロアドレスレジスタ２ー1が選択され
るサイクルを基準点（ｔ１）として説明すると、ｔ１サ
イクルでは、マイクロアドレスレジスタ２-1またはマク
ロ命令レジスタ１７の関与するマイクロ命令のリード
と、ｔ１サイクルの１サイクル前にリードされたマイク
ロ命令（前命令）の実行が行なわれる。ｔ２サイクルで
は、マイクロアドレスレジスタ２-2の関与するマイクロ
命令のリードと、マイクロアドレスレジスタ２-1または
マクロ命令レジスタ１７の関与するマイクロ命令の実行
が行なわれる。同様に、ｔ３サイクル以降も命令リード
と前命令の実行が同時に行なわれる。
るサイクルを基準点（ｔ１）として説明すると、ｔ１サ
イクルでは、マイクロアドレスレジスタ２-1またはマク
ロ命令レジスタ１７の関与するマイクロ命令のリード
と、ｔ１サイクルの１サイクル前にリードされたマイク
ロ命令（前命令）の実行が行なわれる。ｔ２サイクルで
は、マイクロアドレスレジスタ２-2の関与するマイクロ
命令のリードと、マイクロアドレスレジスタ２-1または
マクロ命令レジスタ１７の関与するマイクロ命令の実行
が行なわれる。同様に、ｔ３サイクル以降も命令リード
と前命令の実行が同時に行なわれる。
【００３５】図６に、マクロ命令とマクロ命令シーケン
スの例を示す。マクロ命令シーケンスは、マクロ命令フ
ェッチサイクル（マシンサイクル：Ｍ１〜Ｍ３）と，マ
クロ命令実行サイクル（マシンサイクル：Ｍ４〜Ｍ７）
に分かれている。マクロ命令フェッチサイクルは、全マ
クロ命令に共通なサイクルである。一方、マクロ命令実
行サイクルは、マクロ命令の種類によってその処理とサ
イクル数が異なる。
スの例を示す。マクロ命令シーケンスは、マクロ命令フ
ェッチサイクル（マシンサイクル：Ｍ１〜Ｍ３）と，マ
クロ命令実行サイクル（マシンサイクル：Ｍ４〜Ｍ７）
に分かれている。マクロ命令フェッチサイクルは、全マ
クロ命令に共通なサイクルである。一方、マクロ命令実
行サイクルは、マクロ命令の種類によってその処理とサ
イクル数が異なる。
【００３６】各マシンサイクルでは、インタフェース制
御回路９の制御により次のように動作する。 Ｍ１：プログラムカウンタ３５からメモリアドレスバッ
ファ３８を介してアドレスバス１６ａにメモリアドレス
が出力される。同時に、アドレスバス１６ａに接続され
たメモリ１９，２０や入出力回路２１に対してリード信
号が出力され、選択されたメモリや入出力回路からマク
ロ命令（図６ではＭで示す）の第１ワードがデータバス
１６ｄに出力され、データバス１６ｄに接続されたマク
ロ命令レジスタ１７のライト信号２９ｄを出力すること
でマクロ命令の第１ワードがマクロ命令レジスタ１７に
取り込まれる。
御回路９の制御により次のように動作する。 Ｍ１：プログラムカウンタ３５からメモリアドレスバッ
ファ３８を介してアドレスバス１６ａにメモリアドレス
が出力される。同時に、アドレスバス１６ａに接続され
たメモリ１９，２０や入出力回路２１に対してリード信
号が出力され、選択されたメモリや入出力回路からマク
ロ命令（図６ではＭで示す）の第１ワードがデータバス
１６ｄに出力され、データバス１６ｄに接続されたマク
ロ命令レジスタ１７のライト信号２９ｄを出力すること
でマクロ命令の第１ワードがマクロ命令レジスタ１７に
取り込まれる。
【００３７】Ｍ２：プログラムカウンタ３５の内容をリ
ードバス１８ｒを介して演算回路１４に入力し、＋１す
る加算演算を行なった後にライトバス１８ｗを介してプ
ログラムカウンタ３５に戻すことで、アドレス情報のイ
ンクリメントを行なう。
ードバス１８ｒを介して演算回路１４に入力し、＋１す
る加算演算を行なった後にライトバス１８ｗを介してプ
ログラムカウンタ３５に戻すことで、アドレス情報のイ
ンクリメントを行なう。
【００３８】Ｍ３：上記Ｍ１と同様にプログラムカウン
タ３５からメモリアドレスバッファ３８を介してアドレ
スバス１６ａにメモリアドレスを出力してマクロ命令の
第２ワードをデータバス１６ｄに出力させ、そのマクロ
命令の第２ワードをメモリデータバッファ３７を介して
リードデータレジスタ３３に取り込む。
タ３５からメモリアドレスバッファ３８を介してアドレ
スバス１６ａにメモリアドレスを出力してマクロ命令の
第２ワードをデータバス１６ｄに出力させ、そのマクロ
命令の第２ワードをメモリデータバッファ３７を介して
リードデータレジスタ３３に取り込む。
【００３９】以下、図６のに示したＳＴＲ（ＩＮＤ）
命令の例で、マシンサイクルＭ４〜Ｍ７を説明する。Ｓ
ＴＲ（ＩＮＤ）命令は、間接アドレッシングによるデー
タ転送（ストア）を行なうマクロ命令であり、レジスタ
Ｒ１の内容をメモリアドレスとして、レジスタＲ２に格
納されたデータを格納するものである。 Ｍ４：レジスタファイル１３に含まれるレジスタＲ１の
内容をリードバス１８ｒ，演算回路１４，ライトバス１
８ｗを経由してメモリアドレスレジスタ３９に取り込
む。この場合、演算回路１４はデータを単に通過させる
だけであり、演算は行なわない。 Ｍ５：上記Ｍ４と同様に、レジスタファイル１３に含ま
れるレジスタＲ２の内容をライトデータレジスタ３４に
取り込む。 Ｍ６：アドレスバス１６ａにメモリアドレスレジスタ３
９の内容を出力し、同時にデータバス１６ｄにライトデ
ータレジスタ３４の内容を出力して、メモリ１９，２０
や入出力回路２１に含まれるレジスタにデータを書き込
む。 Ｍ７：上記Ｍ２サイクルと同様の動作で、プログラムカ
ウンタ３５のアドレス情報をインクリメントし、一連の
マクロ命令シーケンスを終了する。
命令の例で、マシンサイクルＭ４〜Ｍ７を説明する。Ｓ
ＴＲ（ＩＮＤ）命令は、間接アドレッシングによるデー
タ転送（ストア）を行なうマクロ命令であり、レジスタ
Ｒ１の内容をメモリアドレスとして、レジスタＲ２に格
納されたデータを格納するものである。 Ｍ４：レジスタファイル１３に含まれるレジスタＲ１の
内容をリードバス１８ｒ，演算回路１４，ライトバス１
８ｗを経由してメモリアドレスレジスタ３９に取り込
む。この場合、演算回路１４はデータを単に通過させる
だけであり、演算は行なわない。 Ｍ５：上記Ｍ４と同様に、レジスタファイル１３に含ま
れるレジスタＲ２の内容をライトデータレジスタ３４に
取り込む。 Ｍ６：アドレスバス１６ａにメモリアドレスレジスタ３
９の内容を出力し、同時にデータバス１６ｄにライトデ
ータレジスタ３４の内容を出力して、メモリ１９，２０
や入出力回路２１に含まれるレジスタにデータを書き込
む。 Ｍ７：上記Ｍ２サイクルと同様の動作で、プログラムカ
ウンタ３５のアドレス情報をインクリメントし、一連の
マクロ命令シーケンスを終了する。
【００４０】上記Ｍ１〜Ｍ７のサイクルのうちＭ４のみ
がマクロ命令レジスタ１７の内容をアドレスとしてマイ
クロ命令メモリ７を読み出し、その他のサイクルではマ
イクロアドレスレジスタ２-1の内容をアドレスとしてマ
イクロ命令メモリ７を読み出す。この切り替え制御は、
図３で示したインタフェース制御回路９からの出力２９
ｅで行なわれる。
がマクロ命令レジスタ１７の内容をアドレスとしてマイ
クロ命令メモリ７を読み出し、その他のサイクルではマ
イクロアドレスレジスタ２-1の内容をアドレスとしてマ
イクロ命令メモリ７を読み出す。この切り替え制御は、
図３で示したインタフェース制御回路９からの出力２９
ｅで行なわれる。
【００４１】一連のマクロ命令シ−ケンスのマイクロプ
ログラムと，他のマイクロアドレスレジスタ２-2、２-
3、２-4の関与するマイクロプログラムの実行順序は、
図２に示す制御メモリ２３に時分割制御プログラムとし
て設定される。図７に、時分割制御プログラムの一例を
示す。但し、図７では、図４で説明したマイクロ命令リ
ードサイクルＴ１とマイクロ命令実行サイクルＴ２のう
ち、マイクロ命令実行サイクルＴ２のみを□印で示し
た。
ログラムと，他のマイクロアドレスレジスタ２-2、２-
3、２-4の関与するマイクロプログラムの実行順序は、
図２に示す制御メモリ２３に時分割制御プログラムとし
て設定される。図７に、時分割制御プログラムの一例を
示す。但し、図７では、図４で説明したマイクロ命令リ
ードサイクルＴ１とマイクロ命令実行サイクルＴ２のう
ち、マイクロ命令実行サイクルＴ２のみを□印で示し
た。
【００４２】図７において、時分割制御プログラムによ
り４個の独立したマイクロプログラムＰ１，Ｐ２，Ｐ
３，Ｐ４が図中（ａ）で示したフローで順に実行され
る。マクロ命令レジスタ１７とマイクロアドレスレジス
タ２ー1が関与するマイクロプログラム（マクロ命令を実
行するマイクロプログラム）Ｐ１は、サイクルｔ１，ｔ
３，ｔ５，ｔ７，ｔ９，ｔ１１，ｔ１３，…でそれぞれ
１ワードが実行される。マイクロアドレスレジスタ２ー2
が関与するマイクロプログラムＰ２は、サイクルｔ２，
ｔ８，ｔ１４，…で実行される。マイクロアドレスレジ
スタ２-3が関与するマイクロプログラムＰ３は、サイク
ルｔ４，ｔ１０，…で実行される。マイクロアドレスレ
ジスタ２ー4が関与するマイクロプログラムＰ４は、サイ
クルｔ０，ｔ６，ｔ１２，…で実行される。すなわち、
この例では、ｔ０〜ｔ５を繰返し周期として、その繰返
し周期の中でマイクロプログラムＰ１は３回実行され、
マイクロプログラムＰ２，Ｐ３，Ｐ４はそれぞれ１回実
行される。ＳＴＲ（ＩＮＤ）命令の場合は、マシンサイ
クルＭ１〜Ｍ７（図７のＡ）で構成されるマクロ命令で
あるが、この時分割制御プログラムではｔ１〜ｔ１３
（図７のＢ）に展開されて実行される。
り４個の独立したマイクロプログラムＰ１，Ｐ２，Ｐ
３，Ｐ４が図中（ａ）で示したフローで順に実行され
る。マクロ命令レジスタ１７とマイクロアドレスレジス
タ２ー1が関与するマイクロプログラム（マクロ命令を実
行するマイクロプログラム）Ｐ１は、サイクルｔ１，ｔ
３，ｔ５，ｔ７，ｔ９，ｔ１１，ｔ１３，…でそれぞれ
１ワードが実行される。マイクロアドレスレジスタ２ー2
が関与するマイクロプログラムＰ２は、サイクルｔ２，
ｔ８，ｔ１４，…で実行される。マイクロアドレスレジ
スタ２-3が関与するマイクロプログラムＰ３は、サイク
ルｔ４，ｔ１０，…で実行される。マイクロアドレスレ
ジスタ２ー4が関与するマイクロプログラムＰ４は、サイ
クルｔ０，ｔ６，ｔ１２，…で実行される。すなわち、
この例では、ｔ０〜ｔ５を繰返し周期として、その繰返
し周期の中でマイクロプログラムＰ１は３回実行され、
マイクロプログラムＰ２，Ｐ３，Ｐ４はそれぞれ１回実
行される。ＳＴＲ（ＩＮＤ）命令の場合は、マシンサイ
クルＭ１〜Ｍ７（図７のＡ）で構成されるマクロ命令で
あるが、この時分割制御プログラムではｔ１〜ｔ１３
（図７のＢ）に展開されて実行される。
【００４３】次に、図８に、インタフェース回路３２と
インタフェース制御回路９の第２の実施例を示す。この
インタフェース回路３２は、実行部バスインタフェース
回路３２ａと，外部バスインタフェース回路３２ｂとで
構成される。インタフェース制御回路９は、前記実行部
バスインタフェース回路３２ａを制御するための実行部
バスインタフェース制御回路９ａと，前記外部バスイン
タフェース回路３２ｂを制御するための外部バスインタ
フェース制御回路９ｂとで構成される。
インタフェース制御回路９の第２の実施例を示す。この
インタフェース回路３２は、実行部バスインタフェース
回路３２ａと，外部バスインタフェース回路３２ｂとで
構成される。インタフェース制御回路９は、前記実行部
バスインタフェース回路３２ａを制御するための実行部
バスインタフェース制御回路９ａと，前記外部バスイン
タフェース回路３２ｂを制御するための外部バスインタ
フェース制御回路９ｂとで構成される。
【００４４】ところで、図６に示すマクロ命令シーケン
スの各マシンサイクルでの処理の中で破線で表した処理
（全マクロ命令共通にＭ１，Ｍ３のサイクル。ＳＴＲ
（ＩＮＤ）命令のＭ６サイクルなど。）は、実行部デー
タバス１８と演算回路１４とを使用しないで実行できる
処理である。そこで、図８の実施例では、実行部データ
バス１８と演算回路１４を用いないマシンサイクルの実
行は、実行部データバス１８と演算回路１４を用いたマ
シンサイクルの実行に引き続いて自動的に実行するよう
に構成される。すなわち、実行部バスインタフェース制
御回路９ａは、実行部バスインタフェース制御線２９ｇ
により実行部バスインタフェース回路３２ａを制御する
と共に、外部バスインタフェース制御回路９ｂに対して
その情報を伝達する。外部バスインタフェース制御回路
９ｂは、その情報から外部バスインタフェース回路３２
ｂの制御信号２９ｆを１サイクル遅れて出力する。
スの各マシンサイクルでの処理の中で破線で表した処理
（全マクロ命令共通にＭ１，Ｍ３のサイクル。ＳＴＲ
（ＩＮＤ）命令のＭ６サイクルなど。）は、実行部デー
タバス１８と演算回路１４とを使用しないで実行できる
処理である。そこで、図８の実施例では、実行部データ
バス１８と演算回路１４を用いないマシンサイクルの実
行は、実行部データバス１８と演算回路１４を用いたマ
シンサイクルの実行に引き続いて自動的に実行するよう
に構成される。すなわち、実行部バスインタフェース制
御回路９ａは、実行部バスインタフェース制御線２９ｇ
により実行部バスインタフェース回路３２ａを制御する
と共に、外部バスインタフェース制御回路９ｂに対して
その情報を伝達する。外部バスインタフェース制御回路
９ｂは、その情報から外部バスインタフェース回路３２
ｂの制御信号２９ｆを１サイクル遅れて出力する。
【００４５】以上の制御方式による動作例を図９に示
す。時分割制御プログラムは図７の例と同一のものであ
り、個々のマイクロプログラムＰ２，Ｐ３，Ｐ４の動作
とマイクロプログラムの実行フロー（ａ）は図７と同様
である。図９のサイクルＭ１〜Ｍ７の一連のシーケンス
は、マイクロプログラムＰ１の前のマクロ命令の最後の
マイクロプログラム（図中（ｂ））の実行で起動され、
図中（ｃ）の矢印のフローで処理が進む。このフロー
中、演算回路１４での演算やレジスタファイルアクセス
の必要なサイクルＭ２，Ｍ４，Ｍ５，Ｍ７は、マイクロ
プログラムを用いて処理される。一方、演算回路１４で
の演算やレジスタファイルアクセスの不要なサイクルＭ
１，Ｍ３，Ｍ６は、マイクロプログラムと歩調を合わせ
て、インタフェース回路１２で順に実行される。そし
て、図中Ｃの期間で一つのマクロ命令を実行する。
す。時分割制御プログラムは図７の例と同一のものであ
り、個々のマイクロプログラムＰ２，Ｐ３，Ｐ４の動作
とマイクロプログラムの実行フロー（ａ）は図７と同様
である。図９のサイクルＭ１〜Ｍ７の一連のシーケンス
は、マイクロプログラムＰ１の前のマクロ命令の最後の
マイクロプログラム（図中（ｂ））の実行で起動され、
図中（ｃ）の矢印のフローで処理が進む。このフロー
中、演算回路１４での演算やレジスタファイルアクセス
の必要なサイクルＭ２，Ｍ４，Ｍ５，Ｍ７は、マイクロ
プログラムを用いて処理される。一方、演算回路１４で
の演算やレジスタファイルアクセスの不要なサイクルＭ
１，Ｍ３，Ｍ６は、マイクロプログラムと歩調を合わせ
て、インタフェース回路１２で順に実行される。そし
て、図中Ｃの期間で一つのマクロ命令を実行する。
【００４６】このように、第２の実施例（図８）では、
第１の実施例（図３）に比べて、マクロ命令の実行速度
を早くすることが出来る。
第１の実施例（図３）に比べて、マクロ命令の実行速度
を早くすることが出来る。
【００４７】図１０は、時分割制御プログラムを変えた
動作例である。この動作例では、図９の動作例に比較し
て、マイクロプログラムＰ２，Ｐ３，Ｐ４の繰返し周期
が短くなり、処理速度が速くなっている。しかし、その
反面、マイクロプログラムＰ１の実行速度が遅くなって
いる。このように、時分割制御プログラムの書き方によ
ってどのマイクロプログラムの実行頻度を高め、高速に
実行させるかを自由に設定することが出来る。なお、図
１０は、図８のインタフェース制御方式の例で示した
が、図３のインタフェース制御方式であっても同様であ
る。
動作例である。この動作例では、図９の動作例に比較し
て、マイクロプログラムＰ２，Ｐ３，Ｐ４の繰返し周期
が短くなり、処理速度が速くなっている。しかし、その
反面、マイクロプログラムＰ１の実行速度が遅くなって
いる。このように、時分割制御プログラムの書き方によ
ってどのマイクロプログラムの実行頻度を高め、高速に
実行させるかを自由に設定することが出来る。なお、図
１０は、図８のインタフェース制御方式の例で示した
が、図３のインタフェース制御方式であっても同様であ
る。
【００４８】以上の説明から理解されるように、このマ
イクロプロセッサ１によれば、外部バスを介して取り込
むマクロプログラムと，そのマクロプログラムの動作に
影響されない実時間処理向きの３個の独立したマイクロ
プログラムとを、並行して実行できる。外部バスに接続
される各種メモリや入出力回路は拡張が容易であり、大
規模なプログラムを構築することが可能である。また、
実行部データバス１８に結合された入出力回路１５はマ
イクロプログラムによって直接制御するため、データ入
力に対する応答性の良い処理を実現できる。更に、マイ
クロプログラムをユーザサイドで書き込み出来るため、
仕様が変わった場合の変更への即応性が良好である。
イクロプロセッサ１によれば、外部バスを介して取り込
むマクロプログラムと，そのマクロプログラムの動作に
影響されない実時間処理向きの３個の独立したマイクロ
プログラムとを、並行して実行できる。外部バスに接続
される各種メモリや入出力回路は拡張が容易であり、大
規模なプログラムを構築することが可能である。また、
実行部データバス１８に結合された入出力回路１５はマ
イクロプログラムによって直接制御するため、データ入
力に対する応答性の良い処理を実現できる。更に、マイ
クロプログラムをユーザサイドで書き込み出来るため、
仕様が変わった場合の変更への即応性が良好である。
【００４９】
【発明の効果】本発明のマイクロプロセッサによれば、
単一のプロセッサで複数の異質のプログラムを同時に実
行できる。このため、応用システムに要求される複雑な
機能を小型化して実現することが出来る。また、複数の
プログラムを独立して開発することが出来るため、プロ
グラム開発が容易になり、期間も短縮できる。
単一のプロセッサで複数の異質のプログラムを同時に実
行できる。このため、応用システムに要求される複雑な
機能を小型化して実現することが出来る。また、複数の
プログラムを独立して開発することが出来るため、プロ
グラム開発が容易になり、期間も短縮できる。
【図１】本発明の一実施例のマイクロプロセッサのブロ
ック図である。
ック図である。
【図２】時分割制御回路とマイクロアドレス制御回路と
それらの周辺の回路のブロック図である。
それらの周辺の回路のブロック図である。
【図３】インタフェース回路とその周辺の回路の第１の
実施例のブロック図である。
実施例のブロック図である。
【図４】マイクロ命令実行の動作タイミングチャートで
ある。
ある。
【図５】パイプライン制御の動作説明図である。
【図６】マクロ命令を実行するシーケンスの説明図であ
る。
る。
【図７】時分割制御の第１の例の動作説明図である。
【図８】インタフェース回路とその周辺の回路の第２の
実施例のブロック図である。
実施例のブロック図である。
【図９】時分割制御の第２の例の動作説明図である。
【図１０】時分割制御の第３の例の動作説明図である。
【図１１】レジスタマップ図である。
１ マイクロプロセッサ ２ マイクロアドレスレジスタ ６ 時分割制御回路 ７ マイクロ命令メモリ ８ マイクロデータレジスタ １０ レジスタ制御回路 １１ 演算制御回路 １２ マイクロアドレス制御回路 １３ レジスタファイル １４ 演算回路 １５ 入出力回路 １６ 周辺バス １７ マクロ命令レジスタ １８ 実行部データバス １９ ＥＰＲＯＭ ２０ ＲＡＭ ２１ 入出力回路 ２３ 制御メモリ ２５ 分岐制御回路 ３２ インタフェース回路
Claims (12)
- 【請求項１】 マイクロアドレスを保持する複数のマイ
クロアドレスレジスタと、マクロ命令を保持するマクロ
命令レジスタと、マイクロ命令を記憶するマイクロ命令
メモリと、前記マイクロアドレスレジスタのいずれか又
は前記マクロ命令レジスタを選択してその保持値を前記
マイクロ命令メモリにアドレスとして与えるマルチプレ
クサと、前記マイクロ命令メモリから読み出されたマイ
クロ命令に基づく制御を行うと共に次マクロ命令アドレ
スまたは次マイクロアドレスを生成するマイクロ命令制
御実行手段と、前記次マクロ命令アドレスにより次マク
ロ命令をマクロ命令メモリより読み出して前記マクロ命
令レジスタに保持させるマクロ命令読み出し制御手段
と、前記マイクロアドレスレジスタのいずれかを選択し
てそのマイクロアドレスレジスタに前記生成された次マ
イクロアドレスを保持させるセレクタと、前記マルチプ
レクサおよび前記セレクタにおける選択の制御を行う選
択制御手段とを具備したことを特徴とするマイクロプロ
セッサ。 - 【請求項２】 請求項１に記載のマイクロプロセッサに
おいて、選択制御手段は、選択の順序を規定するプログ
ラムを記憶する制御メモリを含むことを特徴とするマイ
クロプロセッサ。 - 【請求項３】 請求項１または請求項２に記載のマイク
ロプロセッサにおいて、選択制御手段は、パイプライン
制御を行うように選択の制御を行うことを特徴とするマ
イクロプロセッサ。 - 【請求項４】 請求項３に記載のマイクロプロセッサに
おいて、マイクロ命令に基づく処理シーケンスの各サイ
クルを、マイクロ命令に基づかない処理シーケンスの各
サイクルと独立に実行できる第１グループおよび独立に
実行できない第２グループに分けたとき、マイクロ命令
制御実行手段は、前記第２グループの各サイクルについ
てはパイプライン制御の下で制御を実行し、前記第１グ
ループの各サイクルについては独立に制御を実行するこ
とを特徴とするマイクロプロセッサ。 - 【請求項５】 請求項１から請求項４のいずれかに記載
のマイクロプロセッサにおいて、マイクロ命令メモリが
書き換え可能なメモリからなることを特徴とするマイク
ロプロセッサ。 - 【請求項６】 請求項２に記載のマイクロプロセッサに
おいて、制御メモリが書き換え可能なメモリからなるこ
とを特徴とするマイクロプロセッサ。 - 【請求項７】 第１記憶手段（１９）と，第２記憶手段
（７）を含む第１制御手段と，実行手段とを有し、前記
第１記憶手段は第１の制御データを記憶し、前記第２記
憶手段は前記第１の制御データに基づく制御のための第
２の制御データを記憶し、前記実行手段は第１記憶手段
から第１の制御データを読み出して第１制御手段に与
え、前記第１制御手段は与えられた第１の制御データに
対応する第２の制御データに基づいて上記実行手段を制
御するマイクロプロセッサにおいて、 第３記憶手段（２３）を含む第２制御手段（６）を有
し、前記第３記憶手段は第３の制御データを記憶し、前
記第２制御手段は前記第３記憶手段に記憶した第３の制
御データにより上記第１制御手段による上記第１の制御
データに基づく制御の処理サイクルを制御することを特
徴とするマイクロプロセッサ。 - 【請求項８】 請求項７に記載のマイクロプロセッサに
おいて、第１制御手段は、第２記憶手段から第２の制御
データを読み出すためのアドレス情報を保持する複数の
アドレスレジスタ（２，１７）を有し、与えられた第１
の制御データを前記複数のアドレスレジスタのうちの第
１のレジスタ（１７）に保持することを特徴とするマイ
クロプロセッサ。 - 【請求項９】 請求項８に記載のマイクロプロセッサに
おいて、実行手段は、第２記憶手段から第２の制御デー
タを読み出すためのアドレス情報を生成し、第１制御手
段は、前記アドレス情報を複数のアドレスレジスタのう
ちの第１のレジスタ（１７）以外のレジスタに保持する
ためのレジスタ選択手段を含むことを特徴とするマイク
ロプロセッサ。 - 【請求項１０】 請求項７から請求項９のいずれかに記
載のマイクロプロセッサにおいて、第２記憶手段は、第
１の制御データに関連付けられてアクセスされる第１領
域と、第１の制御データとは無関係にアクセスされる第
２領域とを有することを特徴とするマイクロプロセッ
サ。 - 【請求項１１】 請求項７から請求項１０のいずれかに
記載のマイクロプロセッサにおいて、第２記憶手段およ
び第３記憶手段の少なくとも一方が書き換え可能なメモ
リからなることを特徴とするマイクロプロセッサ。 - 【請求項１２】 請求項７から請求項１１のいずれかに
記載のマイクロプロセッサにおいて、第１記憶手段と第
１制御手段とが別チップであることを特徴とするマイク
ロプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267790A JPH05108341A (ja) | 1991-10-16 | 1991-10-16 | マイクロプロセツサ |
| KR1019920018528A KR930008604A (ko) | 1991-10-16 | 1992-10-09 | 마이크로프로세서 및 그의 제어 방법 |
| US07/960,505 US5410658A (en) | 1991-10-16 | 1992-10-13 | Microprocessor for carrying out a plurality of different microprograms at the same time and method for controlling the microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267790A JPH05108341A (ja) | 1991-10-16 | 1991-10-16 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108341A true JPH05108341A (ja) | 1993-04-30 |
Family
ID=17449633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3267790A Pending JPH05108341A (ja) | 1991-10-16 | 1991-10-16 | マイクロプロセツサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5410658A (ja) |
| JP (1) | JPH05108341A (ja) |
| KR (1) | KR930008604A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5951673A (en) * | 1994-01-25 | 1999-09-14 | Yamaha Corporation | Digital signal processing device capable of selectively imparting effects to input data |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6199152B1 (en) | 1996-08-22 | 2001-03-06 | Transmeta Corporation | Translated memory protection apparatus for an advanced microprocessor |
| KR100488536B1 (ko) * | 1997-08-21 | 2005-08-24 | 삼성전자주식회사 | 마이크로프로세서제어회로 |
| US7120783B2 (en) * | 1999-12-22 | 2006-10-10 | Ubicom, Inc. | System and method for reading and writing a thread state in a multithreaded central processing unit |
| US7308686B1 (en) | 1999-12-22 | 2007-12-11 | Ubicom Inc. | Software input/output using hard real time threads |
| US7925869B2 (en) | 1999-12-22 | 2011-04-12 | Ubicom, Inc. | Instruction-level multithreading according to a predetermined fixed schedule in an embedded processor using zero-time context switching |
| KR20010091132A (ko) * | 2000-03-13 | 2001-10-23 | 구자홍 | 마이크로 프로세서의 데이터 연산 처리기 |
| US6968469B1 (en) | 2000-06-16 | 2005-11-22 | Transmeta Corporation | System and method for preserving internal processor context when the processor is powered down and restoring the internal processor context when processor is restored |
| US6684342B1 (en) | 2000-06-22 | 2004-01-27 | Ubicom, Inc. | Apparatus and method of dynamic and deterministic changes in clock frequency for lower power consumption while maintaining fast interrupt handling |
| US7010612B1 (en) | 2000-06-22 | 2006-03-07 | Ubicom, Inc. | Universal serializer/deserializer |
| US7047396B1 (en) | 2000-06-22 | 2006-05-16 | Ubicom, Inc. | Fixed length memory to memory arithmetic and architecture for a communications embedded processor system |
| US6654646B2 (en) * | 2000-12-13 | 2003-11-25 | Lucent Technologies Inc. | Enhanced memory addressing control |
| US7822950B1 (en) | 2003-01-22 | 2010-10-26 | Ubicom, Inc. | Thread cancellation and recirculation in a computer processor for avoiding pipeline stalls |
| US9329865B2 (en) * | 2013-06-11 | 2016-05-03 | Intel Corporation | Context control and parameter passing within microcode based instruction routines |
| KR102270791B1 (ko) * | 2014-12-10 | 2021-06-29 | 삼성전자주식회사 | 매크로 명령어를 처리하는 방법 및 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4320453A (en) * | 1978-11-02 | 1982-03-16 | Digital House, Ltd. | Dual sequencer microprocessor |
| US4342078A (en) * | 1979-05-21 | 1982-07-27 | Motorola, Inc. | Instruction register sequence decoder for microprogrammed data processor and method |
| US4841434A (en) * | 1984-05-11 | 1989-06-20 | Raytheon Company | Control sequencer with dual microprogram counters for microdiagnostics |
| KR860007588A (ko) * | 1985-03-25 | 1986-10-15 | 미쓰다 가쓰시게 | 데이터 처리장치 |
-
1991
- 1991-10-16 JP JP3267790A patent/JPH05108341A/ja active Pending
-
1992
- 1992-10-09 KR KR1019920018528A patent/KR930008604A/ko not_active Withdrawn
- 1992-10-13 US US07/960,505 patent/US5410658A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5951673A (en) * | 1994-01-25 | 1999-09-14 | Yamaha Corporation | Digital signal processing device capable of selectively imparting effects to input data |
| US6189085B1 (en) | 1994-01-25 | 2001-02-13 | Yamaha Corporation | Digital signal processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5410658A (en) | 1995-04-25 |
| KR930008604A (ko) | 1993-05-21 |
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