JPH0447335B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は記憶されたインストラクシヨン（又は
命令）に応動してデータを処理し、各インストラ
クシヨンを１インストラクシヨン期間中に実行す
る手段を含むデイジタル計算機に関する。 従来からマイクロコンピユータはワード中の選
択されたビツトをクリアし、選択されたビツトを
セツトしたりするビツト・マニピユレーシヨンを
実行するように作られている。この場合１つのビ
ツトはソース・ワード中の任意のビツト位置から
デステイネーシヨン・ワード中の任意のビツト位
置に移動される。 ビツト移動操作期間中、演算論理ユニツトはソ
ース・ワード中の選択されたビツトに対しテスト
を行う。このテスト操作にはテストを実行する前
におけるテスト・マスクの発生を含んでいる。テ
ストの結果に依存してデステイネーシヨン中の選
択されたビツト位置はクリアまたはセツトされ
る。デステイネーシヨン中の他のビツトは変化し
ない状態に留まる。このビツト移動操作は２つま
たはそれ以上のインストラクシヨンを必要とし、
従つて単一のビツトを移動するのに２つまたはそ
れ以上のインストラクシヨン期間を必要とする。 このようにしてプログラマが単一のインストラ
クシヨン期間中１つのビツトを移動したいと望ん
だ場合に、この移動は完了するのに複数個のイン
ストラクシヨンが使用されるために問題が生じ
る。単一のインストラクシヨン期間中に１つのビ
ツトを移動することは多数のビツト・マニピユレ
ーシヨンを実行する制御装置中で使用するよう設
計されたマイクロコンピユータに対しては貴重な
特長となる。 上述の問題は本発明に従い、夫々のインストラ
クシヨンに応動してビツト移動操作を実行する手
段を含み、ビツト移動操作は単一のインストラク
シヨン期間に相応する期間内に実行される計算機
により解決された。 第１図は幾つかの回路から入力を受信するよう
作られた演算論理ユニツト（ALU）２０を含む
デイジタル・マイクロコンピユータのアーキテク
チヤを示す。データおよび制御バス２５を介して
ランダム・アクセス・メモリ（RAM）２２、読
み出し専用メモリ（ROM）２４または他の情報
源から取り出されたデータはALUの入力として
データ・レジスタTAおよびTB中に一時的に保
持される。ROM２４からのデコードされた制御
信号はバス２５、レジスタTABおよび制御され
たレジスタ・デコーダＧおよびＨを介してALU
の入力に転送される。データ・レジスタTAおよ
びTBならびに制御されたレジスタ・デコーダＧ
およびＨはすべて４ビツトの情報を記憶してお
り、これら情報はALUに供給される。レジスタ
TAおよびTBならびに制御されたレジスタ・デ
コーダＧの出力にすべて第２，３および４図に示
すALU２０のANDゲートに加えられる。制御さ
れたレジスタ・デコーダＨの出力はこれもまた第
２，３および４図に示すALU中のORゲートに加
えられる。ALUに対する入力が夫々のレジスタ
中に記憶されており、ALUがオンとなつて出力
信号の組を発生するとき、これら出力信号の組は
レジスタTAおよびTB中の入力ワードおよび制
御回路３０ならびに制御されたレジスタ・デコー
ダＧおよびＨから加えられる制御信号に依存す
る。その他の点ではALU２０は他の周知のALU
回路装置と類似のものである。 第１図に示すように、制御されたレジスタ・デ
コーダＧおよびＨは夫々制御信号GCおよびHCを
受信する。これら制御信号GCおよびHCは、演算
論理ユニツトが通常の操作、ビツト・セツト操
作、ビツト・クリア操作またはビツト移動操作を
実行すべきかどうかを決定する制御フイールド信
号の組SB、およびの関数である。信号
SB、およびはインストラクシヨン・レジ
スタ（IR）３２中に記憶されたインストラクシ
ヨンおよび他の信号に応動して制御回路３０によ
つて発生される。制御信号HCはまたビツト移動
操作期間中に移動されるべき選択されたビツトの
２進値を表わす選択されたビツト信号の反転値
BSの関数である。信号は移動すべきビツトの
テストに応動してビツト選択回路３４により発生
される。選択されたビツトが１であると信号
は０であり、選択されたビツトが０であると信号
BSは１である。 いずれのビツト移動操作に対しても、デステイ
ネーシヨン（目的場所）・ワード中のビツト位置
とソース（源）・ワード中のビツト位置を規定る
ため４つのビツトがレジスタTAB中に置かれる。
Ｎ１およびＮ０と名付けられた２つのビツト、即
ちし号はデステイネーシヨン・ワード中の影響を
受けるビツト位置を規定する。Ｓ１およびＳ０と
名付けられた他の２ビツトはソース・ワードから
移動されるべきビツトのビツト位置を規定する。 いずれのビツト・セツト操作またはビツト・ク
リア操作に対しても２つのビツトＮ１およびＮ０
がレジスタTAB中に置かれ、デステイネーシヨ
ン・ワード中のビツト位置を規定する。この場合
にはソース・ワード情報は不要である。 通常のALU操作期間中、即ちALUがビツト・
セツト・ビツト・クリアまたはビツト移動操作を
実行していない場合には、制御されたレジスタ・
デコーダＧおよびＨからの出力はALUの出力に
対し何らの効果も有していない。 第６図に示すシーケンス・チヤート、即ち状態
図は、第１図の演算論理ユニツト２０およびマイ
クロコンピユータの関連回路の操作期間中に生じ
る状態を示している。第６図には幾つかの状態が
示されているが、より大きな状態図のほんの１部
分を示しているにすぎない。図示の部分は幾つか
の通常のインストラクシヨンおよびビツト・クリ
ア、ビツト・セツトならびにビツト移動インスト
ラクシヨンの結果としてマイクロコンピユータお
よびALUが動作する様子を示している。 各インストラクシヨンは図の上部から始まつて
１時に１状態下降し、最終的に図の下部に達する
一連の状態より成つている。これら状態の各々は
各状態を表わす矩形の左上隅に記された識別番号
を有している。 第６図において、最上部の状態０−３はすべて
のインストラクシヨンに対する初期状態、即ちス
タート状態である。図の最下部の状態０−１は最
終状態であり、この状態から状態の系列は初期状
態０−３に戻る。状態０−３の期間中に単一の４
ビツト・オペコードがバス２５を介してROM２
４からフエツチされ、インストラクシヨン・レジ
スタ３２中に記憶される。（この場合インストラ
クシヨンには16個の異なる種類が存在する。これ
は状態図中の記号→IRで表わされている。通常
のインストラクシヨンは16進数０から８によつて
表わされている。オペコードがインストラクシヨ
ン・レジスタ中にフエツチされ、アドレス・ラツ
チ３３のスレーブ中のアドレスがアドレス演算ユ
ニツト３５中でインクリメントされた後、新らし
いアドレスはプログラム・カウンタ（図示せず）
およびアドレス・ラツチのマスタ中に記憶され
る。制御回路３０は状態０−４に進む。 状態０−４において、インストラクシヨンの第
２のワードがROM２４からレジスタＤ／Ｓ中に
フエツチされる。（これは→DdSsで示されてい
る。）再びアドレス・ラツチ３３のスレーブ中の
アドレスはアドレス演算ユニツト中でインクリメ
ントされ、プログラム・カウンタおよびアドレ
ス・ラツチ３３のマスタ中に記憶される。次に状
態は１−５に進む。 シーケンスは状態１−５に向うが、これは通常
のALU操作を表わす第１のオペコード・ワード
が16進数値０およびｃで規定された限界内に入つ
ているからである。状態１−５の期間中、デー
タ・ワードはメモリ２２または２４からデータお
よび制御バス２５を通してレジスタTAB中にフ
エツチされる。この操作は状態図の記号→TAB
によつて示されている。次に状態１−Ｅ／Ｆに進
む。 状態１−Ｅ／Ｆにおいてマイクロコンピユータ
はデステイネーシヨンおよびソースにアクセスす
るためのアドレスを形成する。アドレスを形成す
るためには１状態以上を必要とする場合がある
が、状態１−Ｅ／Ｆは全アドレスを形成する過程
を表わすものとしている。次に状態シーケンスは
状態３−９に進む。 状態３−９の期間中、ソース・ワードはメモリ
２２または２４からレジスタTB中にフエツチさ
れる。これは→TBなる記号で表わされている。
ソース・ワードをレジスタTB中に記憶させる結
果、このワードは第１図のバス３６を通して
ALUの入力B0、B1、B2およびB3およびビツト
選択回路３４の同じ名称の入力に直接加えられ
る。ビツト選択回路３４の詳細は第７図に示され
ている。通常のALU操作期間中、ALUに対する
入力B0−B3は使用される場合もあるが、ビツト
選択回路３４に対する入力B0−B3は使用されな
い。次にシーケンスは状態２−４に進む。 状態２−４において、デステイネーシヨン・ワ
ードはメモリからレジスタTA中にフエツチされ
ている。これは第６図の記号→TAで示されてい
る。デステイネーシヨン・ワードをレジスタTA
中に記憶させる結果、デステイネーシヨン・ワー
ドは第１図のバス３７を通してALUの入力Ａ０，
Ａ１，Ａ２およびＡ３に直接加えられる。 制御信号が形成され、第１および第７図のビツ
ト移動制御回路４５に加えられる。第７図に示す
如く、制御されたレジスタ・デコーダＧは
NANDゲートの組合せで出来ており、信号GCが
０のときすべての出力は１で、信号GCが１のと
きただ１つの出力が０となる。制御されたレジス
タ・デコーダＨはNORゲートの組合せで出来て
おり、信号HCが１のとき出力はすべて０とな
り、信号HCが０のときただ１つの出力が１とな
る。 別紙に示すように、すべての通常のALU操作
に対する制御されたレジスタ・デコーダＧおよび
Ｈならびに制御信号GCおよびHCの状態は表、
およびの最上部行中に記載されている。いず
れの通常のALU操作に対しても、制御信号GCは
０であり、制御されたレジスタ・デコーダＧから
の出力信号はすべて１である。ビツト・クリア信
号群と呼ばれるＧ０，Ｇ１，Ｇ２およびＧ３の出
力信号はすべて１であり、同じ名称の付けられた
バス３８中の導線によつて第２，３および４図の
ALU２０内のANDゲート４０の特定の入力に直
接加えられるので、制御されたレジスタ・デコー
ダＧからの出力信号はこれらANDゲートの出力
には影響を与えない。これはANDゲートの他の
入力Ａ０，Ａ１，Ａ２およびＡ３がその出力を決
定し、これら出力は通常のALU操作に対し第２，
３および４図のALU２０中の４つのORゲート４
２の各々に対する１組の入力として加えられるか
らである。 更に、通常のALU操作に対し、制御信号HCは
１でありレジスタ・デコーダＨからの出力信号は
すべて０である。ビツト・セツト信号群と呼ばれ
る出力信号Ｈ０，Ｈ１，Ｈ２およびＨ３はすべて
０に等しく、同じ名称を有する導線を介して第２
および第３図のALU２０内のORゲート４２の他
の入力に直接加えられるので、レジスタ・デコー
ダＨからの出力信号はこれらORゲートの出力に
は影響を与えない。ANDゲート４０から受信さ
れた入力の如きORゲート４２の付加的入力は通
常のALU操作に対するORゲート４２の出力を決
定する。 以上でマイクロコンピユータがALUを作動さ
せる準備が出来たことになり、シーケンスは第６
図の状態２−０に進む。状態２−０の期間中、演
算論理ユニツト２０は予め定められた通常の
ALU操作を実行する。操作が完了すると、ALU
はデステイネーシヨン・ワードを発生し、該ワー
ドはデータおよび制御バス２５を介してRAM２
２中のデステイネーシヨンに伝送され、その中に
書き込まれる。 次にシーケンスは状態０−１に進み、そこでプ
ログラム・カウンタ中に記憶されたアドレスは記
号PC→Ｍで示されるように第１図のアドレス・
ラツチ３３のマスタに転送される。その結果シー
ケンスは次のインストラクシヨンの初期状態であ
る状態０−３に進む。 次に通常のALU操作ではなくビツト・セツト
操作が実行されている場合について考察する。ビ
ツト・セツト操作の場合、16進数９で表わされる
適当なオペコードが状態０−３の期間中ROM２
４からバス２５を通してフエツチされ、インスト
ラクシヨン・レジスタ３２中に記憶される。制御
回路３０は状態０−３から状態０−４および１−
５に進み、１つのワードのデータをレジスタＤ／
Ｓ中に加え、他のワードをレジスタTAB中に加
える。レジスタTAB中に記憶されたデータ・ワ
ードはデステイネーシヨン中でセツトされるべき
ビツトのオーダを規定するオーダ・フイールド・
ビツトＮ１およびＮ０を含んでいる。その後状態
１−Ｅ／Ｆにおいて、デステイネーシヨンに対す
るアドレスがレジスタＤ／Ｓ中に現在記憶されて
いるアドレス・モード情報から形成される。計算
機は次に状態３−９に進み、次にデステイネーシ
ヨン・ワードがフエツチされ、状態２−４の期間
中にレジスタTA中に記憶される。 これによりマイクロプロセツサはビツト・セツ
ト操作の準備が出来たことになり、演算論理ユニ
ツト２０が作動する。レジスタTA中のデステイ
ネーシヨン・ワードはオーダ・フイールド・ビツ
トＮ１およびＮ０によつて規定された位置のビツ
トが既に１でないならばセツトするように位置決
めされる。 従つて、制御信号が形成され、第１および７図
のビツト移動制御回路４５に加えられる。ビツ
ト・セツト操作に対する制御信号は別紙の表１の
第２行中に示されている。ビツト・セツト操作期
間中ビツト・セツト制御信号SBは１であり、そ
れによつてNORゲート９１によつて発生される
制御信号HCが０であることを保証する。反転さ
れたビツト・クリア制御信号および反転され
たビツト移動信号は１であり、NANDゲー
ト９２により発生される制御信号GCが０である
ことを保証する。従つてビツト・セツト操作に対
し、制御信号HCおよびGCは共に０である。 制御信号GCはビツト・セツト操作に対しては
０であるので、制御されたレジスタ・デコーダＧ
のNANDゲートからのビツト・クリア信号群Ｇ
０，Ｇ１，Ｇ２およびＧ３は別紙の表の最上部
行中に示すようにどのビツトが選択されていてよ
うともすべて１である。通常のALU操作に対す
る類似のビツト・クリア信号群はALU中のAND
ゲート４０の出力には何らの影響も与えない。 その出力はビツト・セツト操作に何らの影響も
与えないので、ビツト・クリアあるいはビツト移
動操作を実行せず、ビツト・セツト操作のみを実
行する計算機には制御されたレジスタ・デコーダ
Ｇは不要であることに注意されたい。 ビツト・セツト操作に対しては制御信号HCは
０に等しいので、オーダ・フイールド・ビツトＮ
１およびＮ０の２進値はデステイネーシヨン・ワ
ード中においてどのビツトをセツトすべきかを規
定する。この関係は別紙の表の下４行に示され
ている。制御されたレジスタ・デコーダＨの
NORゲートは加えられた２進値をビツト・セツ
ト信号群Ｈ０，Ｈ１，Ｈ２およびＨ３の1out−
of4コードに変換する。このコードにおいては４
つの信号Ｈ０，Ｈ１，Ｈ２およびＨ３の内のただ
１つが１であり、残りの３つは各々の２進値に対
し０である。オーダ・フイールド・ビツトＮ１お
よびＮ０の２進コードにより規定されるセツトさ
れるべきビツトは１である。 第２，３および４図に示すように、ALU２０
中のANDゲート４０の内の幾つかのゲート６１，
６２，６３および６４はレジスタTA中に記憶さ
れたワードおよびレジスタ・デコーダＧのビツ
ト・クリア信号群に応動する。ビツト・セツト操
作に対してはレジスタTBの内容はALUの出力に
は影響を与えない。またビツト・クリア信号群は
すべて１であるので、ANDゲート４０の内の６
１，６２，６３および６４はレジスタTAからの
入力によつて決定される出力を発生する。 レジスタ・デコーダＨからのビツト・セツト信
号群は、ANDゲート群４０中のゲート６１，６
２，６３および６４によつて再発生されたレジス
タTAの内容と共にバス３９を通して第２，３お
よび４図に示すように演算論理ユニツト中のOR
ゲート群４２（これはNORゲートそれに続くイ
ンバータより成るか以下ORゲートと呼ぶ）に加
えられるので、ビツト・セツト信号群中の単一の
１はその１が加えられるORゲート出力が１とな
ることを保証する。この１出力はどのような入力
が関連するANDゲート６１，６２，６３または
６４から加えられようとその効力を無効とする。
レジスタ・デコーダＨから加えられたビツト・セ
ツト信号群中の３つの０は夫々のORゲートの出
力に影響を与えない。その出力がORゲート４２
に加えられている他のANDゲートは通常のALU
操作のためのものであつて、このときは０出力を
発生する。このようにしてORゲート群４２の出
力は選択されたビツトがレジスタTA中に最初に
記憶されたときに１であつたか否かにかかわりな
く１である点を除いてレジスタTAからのデステ
イネーシヨン・ワードとなる。 ORゲート群４２の出力は入力ｉ（ここでｉ
は０から３の間の数である）としてNORゲート
群４６からの入力ｉと共に他のANDゲート群
４４に加えられる。ビツト・セツト操作に対して
はこれら入力はすべて１であり、それによつて
ANDゲート４４に入力ｉと同じ出力を発生さ
せる。これらANDゲート４４の出力は排他的OR
ゲート４８（これらは排他的NORゲートとそれ
に続くインバータより成る以下排他的ORゲート
と呼ぶ）に対する入力として加えられる。セツト
されるべきビツトはそれと関連する排他的ORゲ
ートに加えられるビツトである。この排他的OR
ゲートの他の入力は０である。何故ならば信号
AL，Ｙ０，Ｙ１，Ｙ２およびCI０はすべて１だ
からである。０入力と１入力があると、デステイ
ネーシヨン中のセツトされるべきビツトの排他的
ORゲートはデータおよび制御バス２５中の夫々
の導線DB０，DB１，DB２またはDB３上に１
出力を発生する。これによりデステイネーシヨン
の選択されたビツト位置中のビツトがビツト・セ
ツト操作が開始されたときに１であつたか否かに
関係なく１にセツトされる。データ・バス・ライ
ンの残りのものはレジスタTA中に記憶されたビ
ツトと同じである。それと同時にデステイネーシ
ヨンのアドレスと書き込み信号が第１図のメモリ
２２に加えられ、修飾されたデステイネーシヨ
ン・ワードが選択されたデステイネーシヨン中に
書き込まれる。 制御回路３０は次に状態０−１、即ちビツト・
セツト操作を実行する最終状態に進む。その後、
計算機は状態０−３に進み他のインストラクシヨ
ンを開始する。 ビツト・クリア操作に対しては、16進数Ａで表
わされる適当な数値オペコードがバス２５を通し
てROM２４からフエツチされ状態０−３の期間
中にインストラクシヨン・レジスタ３２中に記憶
される。制御回路３０は状態０−３から状態０−
４および０−５に進み、アドレス・モード情報お
よびオーダ・フイールド・ビツトＮ１およびＮ０
を夫々レジスタＤ／ＳおよびTAB中にフエツチ
する。その後、状態１−Ｅ／Ｆ中においてデステ
イネーシヨン・アドレスが形成される。次に計算
機は状態３−９に進み、状態２−４の期間中デス
テイネーシヨン・ワードがフエツチされレジスタ
TA中に記憶される。 マイクロプロセサはこれでビツト・クリア操作
の準備が出来たことになる。レジスタTA中のデ
ステイネーシヨン・ワードはオーダ・フイール
ド・ビツトＮ１およびＮ０によつて規定される位
置のビツトが既に０でないならばクリアするべく
位置決めされる。 従つて制御信号が形成され、第１および７図の
ビツト移動回路４５に加えられる。ビツト・クリ
ア操作に対する制御信号が別紙の表の第３行に
示されている。ビツト・クリア操作期間中、反転
されたビツト・クリア制御信号は０であり、
それによつてNANDゲート９２によつて発生さ
れる制御信号GCが１であることが保証される。
またビツト・セツト制御信号SBは０であり、
NORゲート９１により発生される制御信号HCが
１であることが保証される。その結果、制御信号
HCおよびGCの両者共ビツト・クリア操作に対し
ては１となる。 ビツト・クリア操作に対しては制御信号HCは
１であるので、制御されたレジスタ・デコーダＨ
のNORゲートからのビツト・セツト信号Ｈ０，
Ｈ１，Ｈ２およびＨ３は別紙の表の最上部行中
に示すようにデステイネーシヨン・ワード中のど
のビツトが選択されようと無関係にすべて０であ
る。通常のALU操作に対する類似のビツト・セ
ツト信号群はALU中のORゲート群４２の出力に
は影響を与えない。 その出力はビツト・クリア操作に影響を与えな
いから、制御されたレジスタ・デコーダＨはビツ
ト・クリア操作は行うがビツト・セツト操作やビ
ツト移動操作を行わない計算機には不要であるこ
とに注意されたい。 制御信号GCはビツト・クリア操作用の信号で
あるので、オーダ・フイールド・ビツトＮ０およ
びＮ１の２進の値はどのビツトをクリアすべきか
を規定する。この関係は別紙の表の下４行に示
されている。制御されたレジスタ・デコーダＧの
NANDゲートは加えられた２進値をビツト・ク
リア信号群Ｇ０，Ｇ１，Ｇ２およびＧ３の1out−
of4コードに変換する。このコードでは４つの出
力信号Ｇ０，Ｇ１，Ｇ２およびＧ３の内唯１つだ
けが０で他は１である。オーダ・フイールド・ビ
ツトＮ１およびＮ０によつて規定されるクリアさ
れるべきビツトはこの０である。 第２，３および４図に示す如く、クリアされる
べきビツトを除いてALU中のANDゲート群４０
の内のゲート６１，６２，６３および６４はレジ
スタTA中に記憶されたワードに応動する。何故
ならば制御されたレジスタ・デコーダＧからのク
リア・ビツト信号群の内３つは１だからである。
このようにして、ANDゲート６１，６２，６３
および６４の内の３つがレジスタTAからの入力
に相応する出力を発生する。ビツト・クリア操作
に対し、レジスタTBの内容はALUの内容に影響
を与えない。オーダ・フイールドＮ１およびＮ０
によつて想定されるクリアされるべく選択された
ビツトと関連するANDゲートの出力は制御され
たレジスタ・デコーダＧからの０出力に相応す
る。 相応するORゲート４２の出力はまた０であ
り、この０はNORゲート４６からの入力Yiと共
に入力ｉとして関連するANDゲート４４に加
えられる。この０に等しい入力ｉによりAND
ゲート４４は０出力を発生する。クリアされるべ
きビツトを表わすこの０は、信号AL，Ｙ０，Ｙ
１，Ｙ２およびCI０がすべて１であることによ
つて生じる０と共に排他的ORゲート４８に加え
られる。排他的ORゲート４８に対する入力が共
に０であるので該ゲートはデステイネーシヨン中
のクリアされるべきビツト位置のデータおよび制
御バス２５の夫々の導線DB０，DB１，DB２ま
たはDB３に０出力を与える。ALU２０のこの出
力は、レジスタTA中に元々記憶されていたワー
ド中において０であろうとなかろうと０である。
これによりデステイネーシヨンの選択されたビツ
ト位置中のビツトはビツト・クリア操作が開始さ
れたとき０であろうとなかろうと０にクリアされ
る。データ・バス導線の残りのものはレジスタ
TA中に記憶されたワードの相応するビツトと同
じである。このとき同時に修飾されたデステイネ
ーシヨン・ワードを選択されたデステイネーシヨ
ン中に書き込むため、アドレスおよび書き込み信
号が第１図のメモリ２２に加えられる。制御回路
３０は次に状態０−１、即ちビツト・クリア操作
を実行する最終状態に進む。次にマイクロコンピ
ユータは状態０−３に進み次のインストラクシヨ
ンを開始する。 第１図に示すブロツク図の装置においては選択
されたソース中の複数個のビツト位置の内から選
択されたビツト位置から単一のビツトを選択され
たデステイネーシヨン中の複数個のビツト位置の
内の選択されたビツト位置に移動するのに単一の
インストラクシヨン期間が使用される。デステイ
ネーシヨンの他のビツトは影響を受けない。ソー
スおよびデステイネーシヨンは同一メモリ・ロケ
ーシヨンであつても異なるメモリ・ロケーシヨン
であつても良い。またソースおよびデステイネー
シヨン・ビツト位置も同じであつても異なつても
良い。 ビツト移動操作に対し２種類の重要な回路操作
が存在する。第１の種類の操作は１ビツトの移動
と関連し、第２の種類の操作は０ビツトの移動と
関連している。これら２種類の操作を説明するた
め２つの例を示す。 第１の例として、選択されたソースのビツト位
置No.１から選択されたビツトを選択されたデステ
イネーシヨンの選択されたビツト位置No.２に移動
するインストラクシヨンを考える。選択されたソ
ース中のワードＬは0110であり、選択されたデス
テイネーシヨン中のワードＭは1011であるものと
仮定する。従つてワードＬからの１ビツトはワー
ドＭ中の現在０ビツトを記憶しているビツト位置
に移動されることになる。 第６図に示すようにビツト移動操作の状態０−
３の期間中、16進数のＤ表わされる第１のオペコ
ードはデータおよび制御バス２５を介してメモリ
からフエツチされ、インストラクシヨン・レジス
タ３２中に記憶される。制御回路３０は状態０−
３から状態０−４に進み、バス２５を通してアド
レス・モード情報をレジスタＤ／Ｓ中にフエツチ
し、フリツプ・フロツプＭ／Ｄ（図示せず）をセ
ツトしてインストラクシヨンがダブル・オペコー
ド・インストラクシヨンであることを指示する。 ビツト移動インストラクシヨンはフリツプ・フ
ロツプＭ／Ｄをセツトするが、状態０−４は１回
だけ通過したに過ぎないので、マイクロコンピユ
ータの制御は状態０−４から状態０−３に戻り、
バス２５を通してメモリ２４から第２のオペコー
ドをインストラクシヨン・レジスタ３２中にフエ
ツチして第１のオペコード・ワードを置き換え
る。16進数のＦで表わされるビツト移動インスト
ラクシヨンの第２のオペコードのこのフエツチ操
作はビツト移動インストラクシヨンを実行する前
に生じる。第１のオペコードから取り出された情
報および第２のオペコード中に含まれている情報
に応動して、制御回路３０は状態０−４から状態
１−５に進み、ソースおよびデステイネーシヨ
ン・アドレスを選択するべくアドレス・モード情
報をレジスタＤ／Ｓ中にフエツチし、選択された
ビツト位置を決定するべくデータをレジスタ
TAB中にフエツチする。レジスタTAB中に記憶
されたワードは、ソースの選択されたビツト位置
およびデステイネーシヨンの選択されたビツト位
置を表わす情報を含んでいる。レジスタTAB中
に記憶された２つのビツトＳ１およびＳ０は選択
されたソース・ビツトのオーダ、即ちビツト位置
を表わす。オーダ・フイールド・ビツトＮ１およ
びＮ０の２つの他のビツトはクリアまたはセツト
すべく選択されたデステイネーシヨン・ビツトの
オーダ、即ちビツト位置を表わしている。ここで
述べている例では、ビツトＳ１およびＳ０は01で
あり、ソース中のビツト位置No.１を表わし、ビツ
トＮ１およびＮ０は10であつて、デステイネーシ
ヨン中のビツト位置No.２を表わす。制御回路は次
に状態１−Ｅ／Ｆに進む。 状態１−Ｅ／Ｆにおいて、ソースおよびデステ
イネーシヨン・アドレスがレジスタＤ／Ｓ中に記
憶されている情報から形成される。その後、状態
３−９および２−４の期間中、ソースおよびデス
テイネーシヨン・ワードＬおよびＭはメモリから
フエツチされ、レジスタTAおよびTB中に夫々
記憶される。このフエツチ操作はソースあるいは
デステイネーシヨン中に記憶されたワードには影
響を与えない。 このとき第１および７図に示すように、制御信
号が形成され、ビツト移動制御回路４５に加えら
れる。ビツトＳ１およびＳ０はマルチプレクサ５
０を通して転送され、制御信号としてビツト選択
回路３４に加えられる。それと同時にレジスタ
TBからのワードＬはバス３６を通して1out−
of4セレクタであるビツト選択回路３４の入力Ｂ
０，Ｂ１，Ｂ２およびＢ３に加えられる。ビツト
Ｓ１およびＳ０は選択回路３４を通してその出力
に反転されたビツト選択信号として４ビツ
ト・ワードＬのどのビツトを転送すべきかを決定
する。ビツト位置No.１中の選択されたビツトＢ１
は１であり、ビツト選択回路３４は選択されたビ
ツト信号を反転するので、反転されたビツト選択
信号は０である。１ビツトを移動している場
合のビツト移動操作に対する制御信号は別紙の表
の第５行目に示されている。 レジスタ中に記憶された２つの他のビツトＮ１
およびＮ０はビツト・セツト・インストラクシヨ
ンおよびビツト・クリア・インストラクシヨンの
場合と同様、選択されたデステイネーシヨン・ビ
ツトのオーダ、即ちビツト位置を決定する。ビツ
トＮ１およびＮ０はビツト移動制御回路４５中の
制御されたレジスタ・デコーダＧおよびＨに加え
られ、制御信号GCおよびHCの状態に依存してそ
こからの出力信号のパターンを決定する。デステ
イネーシヨン中の選択されたビツト位置はビツト
位置No.２であるので、ビツトＮ１およびＮ０のオ
ーダ・フイールドは10である。 第１および７図に示す如く、共に低レベルであ
る入力およびを有するNORゲート９０は
１に等しい出力ビツト選択信号OBSを発生する。
NORゲート９１に加えられるこの１は制御信号
HCを０とする。それと同時に、反転されたビツ
ト移動信号は低レベルであるので、制御信号
GCはNANDゲート９２の出力においては１に等
しい。 １に等しい制御信号GCと状態10なるオーダ・
フイールド・ビツトＮ１およびＮ０により、別紙
の表の第４行に示すように第６図の制御された
レジスタ・デコーダＧのNANDゲートからのビ
ツト・クリア信号の組Ｇ０，Ｇ１，Ｇ２，Ｇ３は
1011となる。このようにしてレジスタ・デコーダ
Ｇの出力のビツト位置No.２のビツトは０となる。
この０はALU２０のANDゲート群４０の内の適
当なANDゲート６２に加えられる。３つの１が
残りのANDゲート６１，６３および６４に加え
られ、それによつてこれらの３つのANDゲート
の出力はレジスタTA中に記憶されたデステイネ
ーシヨン・ワードの適当なビツトにより決定され
る。 制御信号HCは０に等しく、オーダ・フイール
ド・ビツトＮ１およびＮ０は状態10にあるので、
第７図の制御されたレジスタ・デコーダＨの
NORゲートからのビツト・セツト信号群Ｈ０，
Ｈ１，Ｈ２，Ｈ３は表に示すように0100とな
る。このようにして制御されたレジスタ・デコー
ダＨの出力のビツト位置No.２のビツトは１とな
り、この１はALUの適当なORゲート４２に加え
られる。これによりマイクロコンピユータは
ALU２０がビツト移動操作を行う準備が完了し
たことになる。制御回路３０は状態２−０に進
み、ALU２０はオンとなる。 制御されたレジスタ・デコーダＧおよびＨの出
力の結果として、ALU回路６２および４２は共
にビツト位置No.２のビツトをクリアし、レジスタ
TA中に現在記憶されているワードのビツト位置
No.２のビツトをセツトする。演算論理ユニツトの
論理を解析するとビツトをセツトするORゲート
４２はビツトをクリアするANDゲート６２より
も後段レベルに位置することが分る。その結果、
ビツトのセツトはビツトのクリアを無効とする作
用を有している。ここの例ではビツト位置No.２の
ビツトは信号Ｇ２の０によつてクリアされ、次に
信号Ｈ２の１によつてセツトされる。制御された
レジスタ・デコーダＧおよびＨの他のビツト位置
からの出力信号はレジスタTA中に記憶された
夫々のビツトには影響を与えない。その結果、デ
ータ・バスに加えられる演算論理ユニツトの出力
は1111となる。それと同時に、デステイネーシヨ
ン・アドレスおよび書き込み信号が第１図のメモ
リ２２に加えられ、ALUから修飾された出力が
デステイネーシヨン中に加えられる。制御回路３
０は次に状態０−１、即ちビツト移動インストラ
クシヨンの実行の最終状態に進む。状態０−１か
ら計算機は状態０−３、即ち次のインストラクシ
ヨンの第１の状態に進む。このようにしてソース
の選択されたビツト位置からの単一ビツトは単一
のインストラクシヨン期間中にデステイネーシヨ
ンの他のビツト位置の状態に影響を与えることな
くデステイネーシヨンの選択されたビツト位置に
移動される。ソースがデステイネーシヨンとは異
なるロケーシヨンである場合には、書き込み操作
はソースの内容には影響を与えない。 現在１ビツトを記憶しているビツト位置に１ビ
ツトを移動することも前述の例と同様にして実行
されるのでここでは述べない。 次にビツト移動操作の第２の例として、ワード
Ｌから１が記憶されているワードＭのビツト位置
に０ビツトを移動する場合について議論する。こ
の例では0110なる状態にある選択されたワードＬ
のビツト位置No.３から選択されたビツトを1110な
る状態にある選択されたワードＭの選択されたビ
ツト位置No.２に移動する場合を考える。 ビツト移動インストラクシヨンがメモリから読
み出されるとき、第１および第２のオペコードは
前述の例と同様にインストラクシヨン・レジスタ
に転送される。更にソース・ワードから移動され
るビツトのオーダおよびデステイネーシヨン・ワ
ード中の影響を受けるビツトのオーダはレジスタ
TAB中に記憶されている。ビツトＳ１およびＳ
０は11状態にあり、ソース・ワードから移動され
るビツトのオーダ３の２進値を表わす。オーダ・
フイールド・ビツトＮ１およびＮ０は状態10にあ
り、これは選択されたデステイネーシヨン・ワー
ド中の影響を受けるビツトのオーダ２の２進値を
表わす。 デステイネーシヨンおよびソース・ワードＭお
よびＬは再びレジスタTAおよびTBに夫々記憶
されている。記憶されているデステイネーシヨン
およびソース・ワードはフエツチによつて影響さ
れない。このようにしてレジスタTAはデステイ
ネーシヨン・ワード1110を受信し、レジスタTB
はソース・ワード0110を受信する。レジスタTB
の内容0110は入力Ｂ０，Ｂ１，Ｂ２およびＢ３と
して第６図のビツト・セレクタ３４に加えられ
る。選択はビツトＳ１およびＳ０により制御さ
れ、該ビツトＳ１およびＳ０はレジスタTABか
ら４：２マルチプレクサ５０を通してビツト・セ
レクタ３４に加えられる。ビツトＳ１およびＳ０
は11であるので、ワード0110から位置３の０ビツ
トが選択される。セレクタ３４は０を反転して１
なる反転されたビツト選択信号を形成する。
０ビツトを移動している場合のビツト移動操作に
対する制御信号は別紙の表の第４行中に示され
ている。 このとき反転されたビツト移動信号および
ビツト・セツト信号SBは共に０である。このよ
うにしてNORゲート９１により発生された制御
信号HCは１であり、第１および７図のレジス
タ・デコーダＨのNORゲートの出力は別紙の表
の最上部に示すようにすべて０である。またこ
れはビツト移動インストラクシヨンであるので、
NANDゲート９２により発生された制御信号GC
は１である。第１および７図のレジスタ・デコー
ダＧのNANDゲートの出力はレジスタTABから
のオーダ・フイールド・ビツトＮ１およびＮ０に
より制御されている。その２進の値１０は別紙の
表の第４行中に示すように制御されたレジス
タ・デコーダＧの出力を1011とする。このように
してデステイネーシヨン・ワード中で影響を受け
るオーダ・ビツト中に０が現われる。これでマイ
クロコンピユータはALU２０がビツト移動操作
を実行する準備が整つたことになる。 ALUがオンとなる状態２−０期間中、レジス
タTAからのデステイネーシヨン・ワード1110は
演算論理ユニツト２０によつて処理される。ビツ
ト位置No.２は制御されたレジスタ・デコーダＧか
らの０信号G3によつてクリアされ、制御された
レジスタ・デコーダＨからのビツト・セツト信号
群がすべて０であることの結果としてクリア状態
に留まる。その結果、演算論理ユニツト２０の出
力は1010となり、データおよび制御バス２５に加
えられる。それと同時に、デステイネーシヨン・
アドレスおよび書き込み信号がALUからの修飾
された出力ワードをデステイネーシヨン中に書き
込むべくメモリ２２中に加えられる。ソースがデ
ステイネーシヨンとは異なるロケーシヨンの場合
にはソース・ワードは書き込み操作によつて影響
されない。 制御回路３０は状態０−１、即ちビツト移動イ
ンストラクシヨンを実行する最終状態に進み、次
いで状態３、即ち次のインストラクシヨンの最初
の状態に進む。このようにして、選択されたソー
ス中の選択されたビツト位置からの単一のビツト
がデステイネーシヨンの他のビツトには何らの影
響をも与えることなく単一のインストラクシヨン
期間中に選択されたデステイネーシヨン中の選択
されたビツト位置に移動される。 現０ビツトを記憶しているデステイネーシヨン
中のビツト位置にソースから０ビツトを移動する
ことも上述と同様にして実行されるので、ここで
は述べない。 要約すると、ビツト移動インストラクシヨンは
ビツト・クリア操作およびビツト・セツト操作の
両方を実行する。第７図のレジスタ・デコーダＨ
からのビツト・セツト導線Ｈ０，Ｈ１，Ｈ２，Ｈ
３は導線Ｇ０，Ｇ１，Ｇ２，Ｇ３よりも第２，３
および４図に示すALU２０の後段のレベルに加
えられているので、まずビツト・クリア操作が実
行され、次いでビツトをセツトすべき場合にはビ
ツト・セツト操作が実行される。 制御されたレジスタ・デコーダＨのすべて０な
る出力は演算論理ユニツト内における任意のビツ
ト位置のクリア操作を無効とはしない。ビツト・
セレクタ３４により実行されるデコーデイング
は、制御されたレジスタ・デコーダＧの出力によ
つて実行されるビツト・クリア操作を無効とする
出力を制御されたレジスタ・デコーダＨが発生す
べきか否かを決定する。 以上述べた如く演算論理ユニツトは単一のイン
ストラクシヨン期間中にビツト・クリア、ビツ
ト・セツトまたはビツト移動操作を実行する。 以上要約すると次の通りである。 インストラクシヨン・レジスタ３２中に逐次加
えられるインストラクシヨンに応動して演算論理
ユニツト２０を通してデータを処理するように作
られたデイジタル計算機であつて、各インストラ
クシヨンは記憶装置（２２または２４）中の選択
されたソースからデータをフエツチし、演算論理
ユニツト中でデータを処理し、データを処理した
結果を記憶装置２２中の選択されたデステイネー
シヨン中に記憶するのに１インストラクシヨン期
間を要求する。単一のインストラクシヨン期間中
に選択されたソース中の複数個のビツト位置の内
の選択されたビツト位置から、単一のビツトを選
択されたデステイネーシヨン中の複数個のビツト
位置の内の選択されたビツト位置に、選択された
デステイネーシヨンの他のビツトの状態に影響を
与えることなく移動する手段TB，TA，TAB，
２０，２５，３０，３２，３４，３５，３６，３
７，３８，３９，４５，５０が設けられている。 １ インストラクシヨン・レジスタ３２中に逐次
加えられるインストラクシヨンに応動して演算
論理ユニツト２０を通してデータを処理するよ
う作られたデイジタル計算機において、各イン
ストラクシヨンは記憶装置（２２または２４）
中の選択されたソースからデータをフエツチ
し、演算処理ユニツト中のデータを処理し、デ
ータを処理した結果を記憶装置２２中の選択さ
れたデステイネーシヨン中に記憶するのに１イ
ンストラクシヨン期間を要求し、該計算機は選
択されたデステイネーシヨンの他のビツトの状
態に影響を与えることなく単一のインストラク
シヨン期間中に選択されたソース中の複数個の
ビツト位置の内の選択されたビツト位置からの
単一のビツトを選択されたデステイネーシヨン
中の複数個のビツト位置の内の選択されたビツ
ト位置に移動する手段TB，TA，TAB，２
０，２５，３０，３２，３３，３４，３５，３
６，３７，３８，３９，４５，５０により特徴
づけられる手段。 ２ 選択されたソース（２２または２４）中の複
数個のビツト位置の内の選択されたビツト位置
からのビツトを選択されたデステイネーシヨン
（２２中の）予め定められたビツト位置に移動
するよう作られたデイジタル計算機において、
該計算機は、 選択されたソースからの予め定められたビツ
トを選択する回路２５，TAB，３４，３６，
TB，５０と、 制御回路３０およびインストラクシヨン・レ
ジスタ３２からの信号に応動して入力TA，３
７からのデータ・ワードを選択されたデステイ
ネーシヨンに転送するよう動作する演算論理ユ
ニツト２０と、 演算論理ユニツトに接続され、選択されたデ
ステイネーシヨンに転送されるデータ・ワード
中の他のビツトの状態には影響を与えることな
く予め定められたビツト位置をクリアする第１
の制御されたレジスタ・デコーダ回路TAB，
Ｇ，３８，９２，GCと、 演算論理ユニツトに接続され、選択されたデ
ステイネーシヨンに転送されるデータ・ワード
中の他のビツトの状態に影響を与えることなく
予め定められたビツト位置を選択的にセツトす
る第２の制御されたレジスタ・デコーダ回路
TAB，Ｈ，３９，９１，HC，３０とにより特
徴づけられるデイジタル計算機。 ３ 第２項記載のデイジタル計算機において、該
計算機は単一のインストラクシヨン期間中に選
択されたソースから予め定められたビツトを選
択されたデステイネーシヨン中の予め定められ
たビツト位置に移動するよう作られている。 ４ 選択されたソース（２２または２４）中の複
数個のビツト位置の内の選択されたビツト位置
から１つのビツトを選択されたデステイネーシ
ヨン２２中の予め定められたビツト位置に移動
するよう作られたデイジタル計算機において、
該計算機は、 選択されたソースから予め定められたビツト
を選択する回路２５，TAB，３４，３６，
TB，５０と、 制御回路３０からの信号およびインストラク
シヨン・レジスタ３２中に記憶された情報に応
動して入力TA，３７からのデータ・ワードを
選択されたデステイネーシヨンに転送するよう
作られた演算論理ユニツト２０と、 演算論理ユニツトに接続され、選択されたデ
ステイネーシヨンに転送されるデータ・ワード
中の他のビツトの状態に影響を与えることなく
予め定められたビツト位置をクリアする第１の
制御されたレジスタ・デコーダ回路TAB，Ｇ，
３８，９２，GC，３０と、 演算論理ユニツトに接続され、選択されたデ
ステイネーシヨンに転送されるデータ・ワード
中の他のビツトの状態に影響を与えることなく
予め定められたビツト位置を選択的にクリア状
態に保つ第２の制御されたレジスタ・デコーダ
回路TAB，Ｈ，３９，９１，HC，３０とによ
り特徴づけられるデイジタル計算機。 ５ 第４項記載のデイジタル計算機において、該
計算機は単一のインストラクシヨン期間中に選
択されたソースからの予め定められたビツトを
選択されたデステイネーシヨン中の予め定めら
れたビツト位置に移動するように作られてい
る。 ６ 選択された記憶装置（２２または２４）中の
複数個のビツト位置の内の選択されたビツト位
置からのビツトを選択されたデステイネーシヨ
ン２２中の複数個のビツト位置の内の選択され
たビツト位置に移動するデイジタル計算機にお
いて、該計算機は、 選択されたソースから予め定められたビツト
を選択する回路２５，３４，TB，３６，
TAB，５０と、 制御回路３０からの情報およびインストラク
シヨン・レジスタ３２中に記憶された情報に応
動して入力TA，３７からのデータ・ワードを
選択されたデステイネーシヨンに転送するよう
作用する演算論理ユニツト２０と、 演算論理ユニツトに接続され、選択されたデ
ステイネーシヨンに転送されるデータ・ワード
中の他のビツトの状態には影響を与えることな
く、データ・ワード中の予め定められたビツト
位置をクリアする第１の制御されたレジスタ・
デコーダ回路TAB，Ｇ，３８，９２，GC，３
０と、 演算論理ユニツトに接続され、選択されたデ
ステイネーシヨンに転送されるデータ・ワード
の他のビツトの状態に影響を与えることなく、
予め定められたビツトが０である場合にはデー
タ・ワード中の予め定められたビツト位置をク
リア状態に保ち、予め定められたビツトが１で
ある場合にはデータ・ワード中の予め定められ
たビツト位置をセツトする第２の制御されたレ
ジスタ・デコーダ回路TAB，Ｈ，３９，９１，
HC，３０とにより特徴づけられるデイジタル
計算機。 ７ ANDゲート群４０およびORゲート群４２を
含み、デステイネーシヨン・ワードをレジスタ
TAからゲート群を通してデータおよびバス２
５およびデステイネーシヨン２２に不変のまま
転送する演算論理ユニツトにおいて、該ユニツ
トは、（TABおよび２２または２４からの）ソ
ース・ワードからのビツトを選択する回路と、 選択されたビツト（）、制御フイールド・
ビツト（、SB、）およびデステイネー
シヨン・ワードの予め定められたビツト位置を
表わすオーダ・フイールド・ビツトＮ１，Ｎ０
に応動してビツト・クリア信号群Ｇ０，Ｇ１，
Ｇ２，Ｇ３およびビツト・セツト信号群Ｈ０，
Ｈ１，Ｈ２，Ｈ３を発生する回路４５と、 ビツト・クリア信号群をANDゲート群に加
え、ビツト・セツト信号群をORゲート群に加
えて、デステイネーシヨン・ワードの他のビツ
トの状態に影響を与えることなくソース・ワー
ドからの選択されたビツトの状態に相応してデ
ステイネーシヨン・ワードの予め定められたビ
ツトの位置のビツト状態を変化させる手段３
８，３９により特徴づけられる演算論理ユニツ
ト。 ８ 装置の入力からORゲートおよびデータ・バ
ス２５を通して選択されたデステイネーシヨ
ン・ワードを選択されたデステイネーシヨン２
２に選択されたデステイネーシヨン・ワードの
予め定められたビツトがセツトされた状態で転
送するべく作られたORゲート群４２を有する
論理演算ユニツト２０において、 インストラクシヨン・レジスタ３２中に記憶
されるべきオペコード・ワードと、選択された
デステイネーシヨンに対するアドレス情報と、
第１の１時レジスタTAB中に記憶されるべき
ビツト位置フイールドＮ１，Ｎ０を含む単一の
インストラクシヨンをフエツチする手段３３，
３５，Ｄ／Ｓ，２５と； オペコード・ワードに応動して制御信号SB
を発生する手段３０と； 制御信号およびビツト位置フイールドに応動
してビツト・セツト・コード・ワードＨ０，Ｈ
１，Ｈ２，Ｈ３を発生する制御されたレジス
タ・デコーダＨと； 第２の１時レジスタから選択されたデステイ
ネーシヨン・ワードをORゲート群に加え、ビ
ツト・セツト・コード・ワードをORゲート群
に直接加え、予め定められたビツトをセツトし
た状態で、他のすべてのビツトは影響を受けな
い形で選択されたデステイネーシヨン・ワード
を発生する手段３７，３９とにより特徴づけら
れる演算論理ユニツト。 ９ 装置の入力から選択されたデステイネーシヨ
ン・ワードをANDゲートおよびデータ・バス
２５を通して選択されたデステイネーシヨン２
２に選択されたデステイネーシヨン・ワードの
予め定められたビツトがクリアされた状態で転
送するよう作られたANDゲート群を有する演
算論理ユニツト２０において、該装置は、 インストラクシヨン・レジスタ３２中に記憶
されるべきオペコード・ワードと、選択された
デステイネーシヨンに対するアドレス情報と、
第１の１時レジスタTAB中に記憶されるべき
ビツト位置フイールドＮ１，Ｎ０を含む単一の
インストラクシヨンをフエツチする手段３３，
３５，Ｄ／Ｓ，２５と； 選択されたデステイネーシヨン・ワードを第
２の１時レジスタTA中にフエツチする手段３
３，３５，Ｄ／Ｓ，２５と； オペコード・ワードに応動して制御信号
を発生する手段３０と、 制御信号およびビツト位置フイールドに応動
してビツト・クリア・コード・ワードＧ０，Ｇ
１，Ｇ２，Ｇ３を発生する制御されたレジス
タ・デコーダＧと； 第２の１時レジスタからの選択されたデステ
イネーシヨン・ワードとビツト・クリア・コー
ド・ワードを直接ANDゲート群に加え、予め
定められたビツトがクリアされ、他のすべての
ビツトは影響を受けない状態で選択されたデス
テイネーシヨン・ワードを発生する手段３７，
３８により特徴づけられる演算論理ユニツト。

【表】

【表】

【表】

入力 TA，３７ 演酸論理ユニツト ２０ 制御回路 ３０ インストラクシヨン ・レジスタ ３２ 第１の制御された レジスタ・デコーダ回路 TAB，Ｇ，３８， ９２，GC 第２の制御された レジスタ・デコーダ回路 TAB，Ｈ，３９ ９１，HC，３０ レジスタ TA データ・バス ２５ デステイネーシヨン ２２ ANDゲート群 ４０ ORゲート群 ４２ ソース・ワードの１つのビツトを 選択する回路 ３４，３６， TAB，５０ 選択されたビツト 制御フイールド・ビツト ，SB， オーダ・フイールド・ビツト Ｎ１，Ｎ０ ビツト・クリア信号群 Ｇ０，Ｇ１，Ｇ２， Ｇ３ ビツト・セツト信号群 Ｈ０，Ｈ１，Ｈ２， Ｈ３ 第２の回路 ４５ ビツトの状態を変化させる手段 ３８，１９

【図面の簡単な説明】

第１図はデイジタル計算機装置のブロツク
図、第２，３および４図は第５図に示すように
配置した場合演算論理ユニツトの論理回路を示
し、第６図はシーケンス・チヤート、第７図は
ビツト移動制御回路、マルチプレクサおよび選
択回路の論理回路、である。 〔主要部分の符号の説明〕特許請求の範囲中の用語 符号 所定のビツトを選択する回路 ２５，TAB，３４ ３６，TB，５０

Claims (1)

1. 【特許請求の範囲】 １ メモリからデータワードを読み、このワード
   を演算論理ユニツトにおいて該メモリに記憶され
   た命令にしたがつて処理し、そして処理されたワ
   ードを該メモリに記憶するよう構成されたデイジ
   タル計算機であつて、各命令が一命令期間内に実
   行されるようになつているデイジタル計算機にお
   いて、 移動ビツト命令に応動して、単一のビツトを該
   メモリにおけるソースワード中に任意の選択され
   たビツト位置から該メモリにおけるデステイネー
   シヨンワード中の任意の選択されたビツト位置へ
   とデステイネーシヨンワード中の他の任意のビツ
   トの状態に影響を与えることなく単一の命令期間
   の間に移動させるための手段を含み、該手段が ソースワード中の該選択されたビツト位置から
   該単一のビツトを抽出するための手段と、 処理のための該演算論理ユニツトに該デステイ
   ネーシヨンワードを印加し、かつ該メモリにおけ
   るその位置に処理されたデステイネーシヨンワー
   ドを戻すための手段と、 該演算論理ユニツトに接続され、該演算論理ユ
   ニツトを通過するデステイネーシヨンワード中の
   該選択されたビツト位置を該デステイネーシヨン
   ワード中の任意の他のビツトの状態に影響を与え
   ることなくクリヤするための第１の制御されたレ
   ジスターデコーダ回路と、 該演算論理ユニツトに接続され、該演算論理ユ
   ニツトを通過するクリヤされたデステイネーシヨ
   ンワード中の該選択されたビツト位置を該デステ
   イネーシヨンワード中の他の任意のビツトの状態
   に影響を与えることなく抽出された単一ビツトに
   したがつてセツトするための第２の制御されたレ
   ジスタ−デコーダ回路とを含むことを特徴とする
   デイジタル計算機。 ２ 特許請求の範囲第１項に記載のデイジタル計
   算機において、 該演算論理ユニツトは、処理されているデステ
   イネーシヨンワードの経路にANDゲート群およ
   びこれに続くORゲート群をさらに含み、 該第１の制御されたレジスタ−デコーダ回路
   が、デステイネーシヨンワード中の該選択された
   ビツト位置を表すオーダービツトに応動して、該
   演算論理ユニツトにおけるANDゲート群に接続
   されるクリヤ−ビツト信号群を発生するための手
   段をさらに含み、そして 該第２の制御されたレジスターデコーダ回路
   が、該オーダービツトと抽出された単一ビツトに
   応動して該演算論理ユニツトにおけるORゲート
   群に接続されるセツト−ビツト信号群を発生する
   ための手段をさらに含むことを特徴とするデイジ
   タル計算機。