JPH05109203A - データセパレート回路 - Google Patents

Abstract

(57)【要約】 【目的】 位相比較器の入力信号をセレクタが切り替え
た際の誤動作をなくし、安定したロック時間を保証す
る。 【構成】 入力端子１から読出しデータが入力される
と、同期パターン領域検出回路４が同期パターン領域の
検出動作をし、この領域の存在が検出されるまでは、同
期パターン領域検出信号を用いて、セレクタ５に分周器
３の出力を選択させ、それを位相比較器６に供給する。
前記回路１０は同期パターン領域を検出すると、すみや
かに同期パターン領域検出信号を発生し、セレクタ５に
読出しデータを選択させ、ＰＬＬに読出しデータへのロ
ックを開始させる。位相比較器６は、電圧制御発信回路
７とセレクタ５の出力の位相を比較し、同期パターン領
域検出信号が入力されると、その直後の１回目の位相比
較動作をしない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フロッピーディスク装
置がフロッピーディスクから読出したデータ（以下単に
読出しデータと称す）信号をデータパルスとクロックパ
ルスとに分離するための、データウィンドウ信号を生成
するデータセパレート回路に関するものである。

【０００２】

【従来の技術】近年、パーソナルコンピュータや、ワー
ド・プロッセサの普及に伴い、外部記憶装置であるフロ
ッピーディスク装置は、急速に普及し、今や、パーソナ
ル・コンピュータや、ワード・プロセッサの必需品とな
っている。フロッピーディスク装置において、データは
フロッピーディスク上に磁気記録されている。フロッピ
ーディスク装置は、このフロッピーディスク上にデータ
を書込んだり、読出したりする装置である。

【０００３】フロッピーディスク装置の記録方式には、
標準的方式として、単密度記録方式（以下ＦＭ方式と称
す）と倍密度記録方式（以下ＭＦＭ方式と称す）のふた
つがある。ＦＭ方式、ＭＦＭ方式ともに、データ・パル
スとクロック・パルスからなるビットセルを考え、次の
ような規則に従って変調される。

【０００４】ＦＭ方式 （１）ビットセルの中央にデータを書く。

【０００５】（２）ビットセルの先頭にクロックビット
を書く。 ＭＦＭ方式 （１）ビットセルの中央にデータを書く。

【０００６】（２）現在のビットセルにも、直前のビッ
トセルにも、データがないとき、現在のビットセルの先
頭にクロックビットを書く。

【０００７】これらの変調方式に従って記録されたフロ
ッピーディスクから、フロッピーディスク装置が読出し
た読出しデータ信号は、データとクロックのシリアルな
パルス列になる。このパルス列を、データとして使用す
るためには、データパルスとクロックパルスを分離し
て、データパルスのみを取り出す必要がある。この分離
を行なうために、データウィンドウ信号という信号が使
われる。データウィンドウ信号が高電位レベルであると
き、パルスがデータパルスと認識され、低電位レベルで
あるときには、クロックパルスと認識されるとすると、
データウィンドウ信号の低電位レベルでパルス列をマス
クすることによりデータパルスのみを取り出せることに
なる。これをデータセパレートと言う。また、読出しデ
ータ信号からデータウィンドウ信号を生成する回路がデ
ータセパレート回路である。

【０００８】データセパレート回路は、ＰＬＬ（Phase
Lock Loop）回路を用いて、フロッピーディスク装置か
らのパルス列にデータウィンドウ信号をロックさせて正
しいデータウィンドウ信号を生成する。

【０００９】データセパレート回路がＰＬＬ回路を必要
とする理由は、次のようなことによる。

【００１０】（１）フロッピーディスク装置からのパル
ス列は、その変調方式のため等間隔のパルス列とは限ら
ない。

【００１１】（２）フロッピーディスク装置の回転変動
により、パルス列のスピードが変化する。

【００１２】（３）磁気記録のため、パルス列の間隔が
変動する、いわゆるピークシフトという現象を生じる。

【００１３】つぎに、フロッピーディスク装置のデータ
フォーマットについて説明する。フロッピーディスク装
置のデータフォーマットは、ＩＢＭトラックフォーマッ
トが標準的である。データは、フロッピーディスクの、
トラックと呼ばれる同心円上に記録される。トラック
は、セクタと呼ばれるデータの集合に分かれる。さら
に、セクタは、そのセクタのアドレスを記録したＩＤフ
ィールドと、データを記録したデータフィールドとに分
かれている。ＩＤフィールドとデータフィールドは、と
もに、フィールドの先頭に同期パターン領域と呼ばれる
“００Ｈ”の１６進データが並んだ領域を持つ。この同
期パターン領域は、データが“００Ｈ”であるため、Ｆ
Ｍ方式、ＭＦＭ方式のどちらでも等間隔のクロックパル
スが並んでいる。したがって、データセパレート回路
は、この同期パターン領域でＰＬＬ回路のロックを完了
させなければならない。同期パターン領域内でロックを
完了できないとパルス列が等間隔でなくなり、安定した
ロックができなくなる。

【００１４】同期パターン領域は、ＦＭ方式で６バイ
ト、ＭＦＭ方式で１２バイトしかない。データセパレー
ト回路が生成したデータウィンドウ信号を用いて、デー
タセパレートを行い、パーソナル・コンピュータや、ワ
ード・プロッセサにデータを転送するフロッピーディス
クコントローラは、同期パターン領域を検出するのに、
一般に、２ないし３バイト必要である。そのため、デー
タセパレート回路は、１ないし２バイト程度でＰＬＬ回
路をロックさせなければならない。

【００１５】以下、従来のデータセパレート回路につい
て、図３を用いて説明する。図３において、３１はフロ
ッピーディスク装置からの読出しデータ信号を入力する
入力端子、３２は水晶発振器、３３は水晶発振器３２の
出力を分周する分周器、３４は入力端子３１に供給され
た読出しデータ信号から同期パターン領域を検出する同
期パターン領域検出回路、３５は同期パターン領域検出
回路３４からの信号を受けて、入力端子３１からの信号
と分周器３３の出力信号とを切り替えるセレクタ、３６
は位相比較器で、セレクタ３５と電圧制御発振回路３７
の出力信号を位相比較し、アップ（up）信号およびダウ
ン（down）信号を出力する。３８は充放電回路で、位相
比較器３６の出力信号であるアップ信号およびダウン信
号を受けて、ローパスフィルタ３９を充電または放電す
る。位相比較器３６、充放電回路３８、ローパスフィル
タ３９、および電圧制御発振回路３７でＰＬＬ回路が構
成されている。

【００１６】さらに、位相比較器３６は、データ入力端
子が電源端子に接続され、クロック入力端子がセレクタ
３５の出力端子に、リセット端子がＮＡＮＤゲート回路
４０の出力端子に、また出力端子が充放電回路３８とＮ
ＡＮＤゲート回路４０のそれぞれの一方の入力端子に接
続された第１のフリップフロップ回路４１と、データ入
力端子が電源端子に、クロック入力端子が電圧制御発振
回路３７の出力端子に、リセット端子がＮＡＮＤゲート
回路４０の出力端子に、また出力端子が充放電回路３８
とＮＡＮＤゲート回路４０のそれぞれの他方の入力端子
にそれぞれ接続された第２のフリップフロップ回路４２
と、フリップフロップ回路４１の出力とフリップフロッ
プ回路４２の出力を入力とし、出力端子がフリップフロ
ップ回路４１とフリップフロップ回路４２のリセット端
子に接続されたＮＡＮＤゲート回路４０で構成される。

【００１７】次に、その動作について、図４を参照して
説明する。入力端子３１から読出しデータ信号Ａが入力
されると、同期パターン領域検出回路３４は同期パター
ン領域の検出動作をする。同期パターン領域検出回路３
４は、同期パターン領域の存在が検出し、出力Ｃを発生
するまでは、セレクタ３５に分周器３３の出力信号Ｂを
選択させ、それを位相比較器３６に供給させる。これ
は、読出す必要のない領域でＰＬＬ回路を誤動作から守
るとともに、その領域では、水晶発振器３２の出力信号
を分周し、電圧制御発振回路３７の自走周波数と同じ周
波数である分周器３３の出力信号にロックさせること
で、同期パターン領域での速いロックを可能にするため
である。同期パターン領域検出回路３４は、同期パター
ン領域を検出すると、すみやかにセレクタ３５に読出し
データ信号Ａを選択させ、ＰＬＬ回路に読出しデータ信
号Ａへのロックを開始させる。

【００１８】位相比較器３６は、セレクタ３５の出力信
号Ｄと電圧制御発振回路３７の出力信号Ｅとの位相比較
をし、位相比較結果Ｆ，Ｇを充放電回路３８に出力す
る。フリップフロップ回路４１は、セレクタ３５の出力
信号Ｄの立上がりで電源電圧にプルアップされた入力を
ラッチし、出力Ｆを電源電圧つまり高電位レベルにす
る。そして、ＮＡＮＤゲート回路４０の出力が接地電位
つまり低電位レベルになると、リセットがかかり、出力
Ｆを低電位レベルにする。フリップフロップ回路４２
は、電圧制御発振回路３７の出力Ｅの立上がりで電源電
圧にプルアップされた入力をラッチし、出力Ｇを高電位
レベルにする。そして、ＮＡＮＤゲート回路４０の出力
が低電位レベルになると、リセットがかかり、出力Ｇを
低電位レベルにする。このふたつのフリップフロップ回
路４１、４２の動作で位相比較が実現できる。

【００１９】セレクタ３５の出力信号Ｄの位相が電圧制
御発振回路３７の出力信号Ｅの位相より進んでいると
き、位相比較器３６には、セレクタ３５の出力信号Ｄの
立上がりエッジが電圧制御発振回路３７の出力信号Ｅの
立上がりエッジよりも早く入力され、フリップフロップ
回路４１の出力Ｆであるアップ信号が高電位レベルにな
る。つぎに、セレクタ３５の出力信号Ｄに遅れて電圧制
御発振回路３７の出力信号Ｅの立上がりエッジが入力さ
れると、フリップフロップ回路４２の出力Ｇが高電位レ
ベルになろうとするが、それが高電位レベルになると、
ＮＡＮＤゲート回路４０の入力が共に高電位レベルにな
るため、その出力が低電位レベルになり、フリップフロ
ップ回路４１、４２にリセットがかかり、フリップフロ
ップ回路４１の出力であるアップ信号Ｆとフリップフロ
ップ回路４２の出力であるダウン信号Ｇが共に低電位レ
ベルになる。

【００２０】つぎに、電圧制御発振回路３７の出力信号
Ｅの位相がセレクタ３５の出力信号Ｄの位相より進んで
いるとき、位相比較器３６には、電圧制御発振回路３７
の出力信号の立ち上がりエッジがセレクタ３５の出力信
号Ｄの立上がりエッジよりも早く入力され、フリップフ
ロップ回路４２の出力であるダウン信号Ｇが高電位レベ
ルになる。電圧制御発振回路３７の出力信号Ｅに遅れて
セレクタ３５の出力信号Ｄの立上がりエッジが入力され
ると、フリップフロップ回路４１の出力Ｆが高電位レベ
ルになろうとするが、それが高電位レベルになるとＮＡ
ＮＤゲート回路４０の入力が共に高電位レベルになるた
め、その出力が低電位レベルになり、フリップフロップ
回路４１の出力であるアップ信号Ｆと、フリップフロッ
プ回路４２の出力であるダウン信号Ｇとが低電位レベル
になる。

【００２１】このようにして、位相比較器３６は、セレ
クタ３５の出力信号の位相が進んでいるときにはアップ
信号Ｆを、また、電圧制御発振回路３７の出力信号の位
相が進んでいるときにはダウン信号Ｇを進んでいる位相
に比例した期間だけ出力する。

【００２２】充放電回路３８は、位相比較器３６のアッ
プ信号Ｆ、ダウン信号Ｇを受けて、ローパスフィルタ３
９を充放電する。ローパスフィルタ３９は、充放電回路
３８の出力を平滑化し、電圧制御発振回路３７に入力と
して直流電位を与える。この直流電位の変化が電圧制御
発振回路３７の発振周波数を変化させる。

【００２３】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、同期パターン領域検出回路３４が、同期パ
ターン領域を検出して、セレクタ３５の入力Ａ，Ｃを切
り替える際に、分周器３３の出力信号Ｂと読出しデータ
信号Ａとが同期していないため、セレクタ３５の入力
Ａ，Ｃを切り替えた際に位相比較器３６への入力が図５
のＸのように不連続になり、位相比較器３６が誤動作を
するという可能性がある。そのため、位相比較器３６へ
の入力Ｄが切り替わった際にアップ信号Ｆ、ダウン信号
Ｇのアクティブ期間が正確に位相差を補正する長さより
長くなり、ＰＬＬ回路のロック時間が長くなるという欠
点を有していた。

【００２４】本発明は、上記従来の問題点を解決するも
ので、位相比較器の入力信号をセレクタが切り替えた際
に位相比較器の誤動作をなくし安定したロック時間を保
証できるすぐれたデータセパレート回路を提供すること
を目的とする。

【００２５】

【課題を解決するための手段】この目的を達成するため
に本発明のデータセパレート回路は、同期パターン領域
検出回路が、同期パターン領域を検出し、位相比較器へ
の入力信号を切り替えようとする際に、同期パターン領
域検出回路から位相比較器に信号を与え、その信号によ
り、位相比較器は、入力信号が切り替わった直後、位相
比較を中断し、１回目の位相比較は行わないという構成
を有している。

【００２６】

【作用】この構成によって、位相比較器の入力信号をセ
レクタが切り替えた際に位相比較器への入力信号の不連
続による誤動作をなくし、安定したロック時間を保証す
ることができる。

【００２７】

【実施例】以下、本発明のデータセパレート回路の実施
例について、図面を参照しながら説明する。

【００２８】図１は本発明の一実施例のブロック図であ
る。図１において、１はフロッピーディスク装置から読
出しデータ信号が供給される入力端子、２は水晶発振
器、３は水晶発振器２の出力を分周する分周器である。
４は同期パターン領域検出回路で、入力端子１から供給
される読出しデータ信号から同期パターン領域を検出す
るもので、同期パターン領域を検出すると同期パターン
領域検出信号を出力する。５はセレクタで、同期パター
ン領域検出回路４からの同期パターン領域検出信号を受
け、入力端子１からの読出しデータ信号と分周器３の出
力信号を切り替える。６は位相比較器で、セレクタ５の
出力信号と電圧制御発振回路７の出力信号の位相を比較
し、アップ信号、ダウン信号を出力する。また、位相比
較器６は、同期パターン領域検出回路４からの同期パタ
ーン領域検出信号を受けると位相比較を中断し、１回目
の位相比較動作を行わない。８は充放電回路（チャージ
ポンプ）で、位相比較器６の出力を受けてローパスフィ
ルタ９を充電または放電する。位相比較器６、充放電回
路８、ローパスフィルタ９、電圧制御発振回路７でＰＬ
Ｌ回路を構成している。

【００２９】さらに、位相比較器６は、データ入力端子
が電源端子に、クロック入力端子がセレクタ５の出力端
子に、リセット端子がＡＮＤゲート回路１０の出力端子
にそれぞれ接続され、アップ信号が出力される出力端子
が充放電回路８とＮＡＮＤゲート回路１１のそれぞれの
一方の入力端子に接続された第１のフリップフロップ回
路１２と、データ入力端子が電源端子に、クロック入力
端子が電圧制御発振回路７の出力端子に、リセット端子
がＡＮＤゲート回路１０の出力端子に、また、ダウン信
号が出力される出力端子が充放電回路８とＮＡＮＤゲー
ト回路１１のそれぞれの他の入力端子に接続された第２
のフリップフロップ回路１３と、フリップフロップ回路
１２、１３の出力端子にそれぞれ入力端子が接続され、
出力端子がＡＮＤゲート回路１０の入力端子に接続され
たＮＡＮＤゲート回路１１と、出力端子がフリップフロ
ップ回路１２、１３のリセット端子に接続され、入力端
子がＮＡＮＤゲート回路１１の出力端子とパルス発生回
路１４の出力端子にそれぞれ接続されたＡＮＤゲート回
路１０と、同期パターン領域検出回路４の出力信号の立
上がりエッジでパルスを発生する、出力端子がＡＮＤゲ
ート回路１０の入力端子に接続されたパルス発生回路１
４で構成される。

【００３０】次に、その動作について図２を参照して説
明する。入力端子１から読出しデータ信号Ａが入力され
ると、同期パターン領域検出回路４は、同期パターン領
域の検出動作を行なう。同期パターン領域検出回路４
は、同期パターン領域が検出されるまでは、同期パター
ン領域検出信号Ｃの低電位レベルを用いて、セレクタ５
に分周器３の出力信号Ｂを選択させ、それを位相比較器
６に供給させる。そして、読出す必要のない領域で、位
相比較器６、充放電回路８、ローパスフィルタ９、およ
び電圧制御発振回路７からなるＰＬＬ回路を誤動作から
守るとともに、その領域では、水晶発振器２の出力信号
を分周し、電圧制御発振回路７の自走周波数と同じ周波
数である分周器３の出力信号にロックさせることで、同
期パターン領域での速いロックを可能にしている。同期
パターン領域検出回路４は、同期パターン領域を検出す
ると、すみやかに同期パターン領域検出信号Ｃを高電位
レベルにし、セレクタ５に読出しデータ信号Ａを選択さ
せて、ＰＬＬ回路に読出しデータ信号Ａへのロックを開
始させる。

【００３１】位相比較器６は、電圧制御発振回路７の出
力信号Ｅとセレクタ５の出力信号Ｄとの位相を比較し、
セレクタ５の出力信号Ｄに対して電圧制御発振回路７の
出力信号Ｅが遅れているとアップ信号Ｆを出力し、逆
に、進んでいるとダウン信号Ｇを出力する。フリップフ
ロップ回路１２は、セレクタ５の出力信号Ｄの立上がり
で電源電圧にプルアップされた入力をラッチし、出力Ｆ
を高電位レベルにする。そして、ＡＮＤゲート回路１０
の出力が低電位レベルになるとリセットがかかり、出力
Ｆを低電位レベルにする。フリップフロップ回路１３
は、電圧制御発振回路７の出力信号Ｅの立上がりで電源
電圧にプルアップされた入力をラッチし、出力Ｇを高電
位レベルにする。そして、ＡＮＤゲート回路１０の出力
が低電位レベルになるとリセットがかかり、出力Ｇを低
電位レベルにする。このふたつのフリップフロップ回路
１２、１３の動作で位相比較が実現できる。

【００３２】すなわち、セレクタ５の出力信号Ｄの位相
が進んでいるとき、位相比較器６には、セレクタ５の出
力信号Ｄの立上がりエッジが電圧制御発振回路７の出力
信号Ｅの立上がりエッジよりも早く入力され、フリップ
フロップ回路１２の出力であるアップ信号Ｆが高電位レ
ベルになる。つぎに、セレクタ５の出力信号Ｄに遅れて
電圧制御発振回路７の出力信号Ｅの立上がりエッジが入
力されるとフリップフロップ回路１３の出力Ｇが高電位
レベルになろうとするが、それが高電位レベルになる
と、ＮＡＮＤゲート回路１１の入力が共に高電位レベル
になるため、ＮＡＮＤゲート回路１１の出力が低電位レ
ベルになり、さらに、ＡＮＤゲート回路１０の出力が低
電位レベルになり、フリップフロップ回路１２、フリッ
プフロップ回路１３にリセットがかかる。そして、フリ
ップフロップ回路１２の出力であるアップ信号Ｆとフリ
ップフロップ回路１３の出力であるダウン信号Ｇが共に
低電位レベルになる。

【００３３】つぎに、電圧制御発振回路７の出力信号Ｅ
の位相がセレクタ５の出力信号Ｄの位相より進んでいる
とき、位相比較器６には、電圧制御発振回路７の出力信
号Ｅの立上がりエッジがセレクタ５の出力信号Ｄの立上
がりエッジよりも早く入力され、フリップフロップ回路
１３の出力であるダウン信号Ｇが高電位レベルになる。
電圧制御発振回路７の出力信号Ｅに遅れてセレクタ５の
出力信号Ｄの立上がりエッジが入力されると、フリップ
フロップ回路１２の出力Ｆが高電位レベルになろうとす
るが、それが高電位レベルになるとＮＡＮＤゲート回路
１１の出力が低電位レベルになり、さらに、ＡＮＤゲー
ト回路１０の出力が低電位レベルになり、フリップフロ
ップ回路１２の出力であるアップ信号Ｆと、フリップフ
ロップ回路１３の出力であるダウン信号Ｇとが共に低電
位レベルになる。

【００３４】このようにして、位相比較器６は、セレク
タ５の出力信号Ｄの位相が進んでいるときには、アップ
信号Ｆを、電圧制御発振回路７の出力信号Ｅの位相が進
んでいるときには、ダウン信号Ｇを、それぞれ進んでい
る位相に比例した期間だけ出力する。

【００３５】図２のＹに示すように、同期パターン領域
検出回路４が、読出しデータ信号Ａから同期パターン領
域の存在を検出して同期パターン領域検出信号Ｃを出力
すると、その立上がりエッジで、パルス発生回路１４は
低電位レベルアクティブのパルスを発生し、ＡＮＤゲー
ト回路１０に出力する。ＡＮＤゲート回路１０に、低電
位レベルアクティブのパルスが入力され、低電位レベル
アクティブのパルスがフリップフロップ回路１２、１３
のリセット端子に出力されると、フリップフロップ回路
１２、１３にリセットがかかり、出力信号Ｆ，Ｇが低電
位レベルとなる。この動作により、同期パターン領域を
検出したときに位相比較を中断して、１回目の位相比較
を行わなくしている。

【００３６】充放電回路８は、位相比較器６のアップ信
号Ｆ、ダウン信号Ｇを受けて、ローパスフィルタ９を充
放電する。ローパスフィルタ９は、充放電回路８の出力
信号を平滑化し、電圧制御発振回路７に直流電位を与え
る。この直流電位の変化が、電圧制御発振回路７の発振
周波数を変化させる。

【００３７】以上のように、本実施例によれば、同期パ
ターン領域検出回路４が同期パターン領域を検出したと
きに同期パターン領域検出信号Ｃを発生し、それを受
け、立上がりエッジでパルスを発生するパルス発生回路
１４と、このパルス発生回路１４の出力を受けて、位相
比較器を構成するフリップフロップ回路１２、１３にリ
セットをかけ、同期パターン領域の検出直後に位相比較
器６の動作を中断させて、１回目の位相比較動作を行わ
せないためのＡＮＤゲート回路１０を設けたことによ
り、位相比較器２４の入力信号をセレクタ５が切り替え
た際の、位相比較器２４への入力信号の不連続による誤
動作をなくし、安定したロック時間を保証することがで
きる。

【００３８】

【発明の効果】本発明のデータセパレート回路は、同期
パターン領域検出回路が、同期パターン領域を検出し、
位相比較器への入力信号を切り替えようとする際に、同
期パターン領域検出回路からの同期パターン領域検出信
号を受け、同期パターン領域検出信号の立上がりエッジ
でパルスを発生するパルス発生回路とパルス発生回路の
出力を受け、位相比較器を構成するフリップフロップ回
路にリセットをかけ、シンク検出直後に位相比較器を中
断させ、１回目の位相比較動作を行わせないためのＡＮ
Ｄゲート回路を設けた構成であるので、位相比較器の入
力信号をセレクタが切り替えた際に位相比較器への入力
信号の不連続による誤動作が解消され、安定したロック
時間を保証することができる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるデータセパレータ回
路のブロック図

【図２】本発明の一実施例におけるデータセパレータ回
路のタイミング図

【図３】従来のデータセパレータ回路のブロック図

【図４】従来のデータセパレート回路の第１のタイミン
グ図

【図５】従来のデータセパレート回路の第２のタイミン
グ図

【符号の説明】

１ 入力端子 ２ 水晶発振器 ３ 分周器 ４ 同期パターン領域検出回路 ５ セレクタ ６ 位相比較器 ７ 電圧制御発振回路 ８ 充放電回路 ９ ローパスフィルタ １０ ＡＮＤゲート回路 １１ ＮＡＮＤゲート回路 １２ 第１のフリップフロップ回路 １３ 第２のフリップフロップ回路 １４ パルス発生回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】フロッピーディスクからの読出しデータが
   供給される入力端子と、前記入力端子に供給された読出
   しデータから同期パターン領域を検出して、同期パター
   ン領域検出信号を出力する同期パターン領域検出回路
   と、一定周波数信号源から供給される一定周波数の信号
   および前記入力端子から供給された読出しデータのいず
   れかを、前記同期パターン領域検出回路からの同期パタ
   ーン領域検出信号に従って選択して出力するセレクタ
   と、前記同期パターン領域検出回路からの同期パターン
   領域検出信号が供給されるとローレベルが有効なパルス
   を発生するパルス発生回路、データ入力端子が電源端子
   に接続され、また前記セレクタの出力端子がクロック入
   力端子に接続された第１のフリップフロップ回路、デー
   タ入力端子が電源端子に接続された第２のフリップフロ
   ップ回路、前記第１のフリップフロップ回路の出力端子
   が一方の入力端子に、また前記第２のフリップフロップ
   回路の出力端子が他方の入力端子にそれぞれ接続された
   ＮＡＮＤゲート回路、および、前記ＮＡＮＤゲート回路
   の出力端子が一方の入力端子に、また前記パルス発生回
   路の出力端子が他方の入力端子にそれぞれ接続され、出
   力端子が前記第１、第２のフリップフロップ回路の各リ
   セット端子に接続されたＡＮＤゲート回路で構成された
   位相比較器と、充放電回路と、前記位相比較器の出力に
   応じて前記充放電回路により充放電され、前記充放電回
   路の出力を平滑化するローパスフィルタと、前記ローパ
   スフィルタの出力に応じて発振周波数が制御され、出力
   信号を前記位相比較器における前記第２のフリップフロ
   ップ回路のクロック入力端子に供給する電圧制御発振回
   路とを備え、前記位相比較器は、前記セレクタの出力と
   前記電圧制御発振回路の出力との位相比較を行い、同期
   パターン領域検出信号が入力されると位相比較を中断
   し、同期パターン領域検出信号が入力された直後１回目
   の位相比較を行わないことを特徴とするデータセパレー
   ト回路。