JPH05109757A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05109757A JPH05109757A JP27275491A JP27275491A JPH05109757A JP H05109757 A JPH05109757 A JP H05109757A JP 27275491 A JP27275491 A JP 27275491A JP 27275491 A JP27275491 A JP 27275491A JP H05109757 A JPH05109757 A JP H05109757A
- Authority
- JP
- Japan
- Prior art keywords
- silicide
- source
- gate electrode
- side wall
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】ＬＤＤ構造とシリサイドを有する半導体装置の
製造方法において、ゲート電極４をマスクとして自己整
合的にソース・ドレイン領域の低濃度領域５を形成する
工程と、ゲート電極４の側壁にサイドウォールスペーサ
６を形成する工程と、ゲート電極４とサイドウォールス
ペーサ６をマスクとして自己整合的にソース・ドレイン
領域の高濃度領域７を形成する工程と、サイドウォール
スペーサ６の表面から一定量を除去する工程と、ゲート
電極４及びソース・ドレイン領域の高濃度領域７上に選
択的にシリサイド９を形成する工程を具備する。 【効果】サイドウォールスペーサ上にシリサイドが形成
されるのを防ぐことで、ゲート電極上のシリサイドとソ
ース，ドレイン上のシリサイドの短絡を防ぎ、更に、低
抵抗なシリサイドが安定的に形成され、且つ、ジャンク
ションリークがなくパンチスルー耐圧の低下のないＭＯ
ＳＦＥＴをつくることができる。
製造方法において、ゲート電極４をマスクとして自己整
合的にソース・ドレイン領域の低濃度領域５を形成する
工程と、ゲート電極４の側壁にサイドウォールスペーサ
６を形成する工程と、ゲート電極４とサイドウォールス
ペーサ６をマスクとして自己整合的にソース・ドレイン
領域の高濃度領域７を形成する工程と、サイドウォール
スペーサ６の表面から一定量を除去する工程と、ゲート
電極４及びソース・ドレイン領域の高濃度領域７上に選
択的にシリサイド９を形成する工程を具備する。 【効果】サイドウォールスペーサ上にシリサイドが形成
されるのを防ぐことで、ゲート電極上のシリサイドとソ
ース，ドレイン上のシリサイドの短絡を防ぎ、更に、低
抵抗なシリサイドが安定的に形成され、且つ、ジャンク
ションリークがなくパンチスルー耐圧の低下のないＭＯ
ＳＦＥＴをつくることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特にＬＤＤ構造を有するＭＯＳＦＥＴにおけるシリ
サイドの製造方法に関する。
法、特にＬＤＤ構造を有するＭＯＳＦＥＴにおけるシリ
サイドの製造方法に関する。
【０００２】
【従来の技術】ＬＤＤ構造のソース・ドレイン領域を有
し、かつ、該ソース・ドレイン領域およびゲート電極上
に高融点金属とシリコンの化合物であるシリサイドを有
するＭＯＳＦＥＴを具備する半導体装置の従来の製造方
法においては、半導体基板上全面に形成したシリコン酸
化膜を異方的にエッチングする方法でゲート電極側壁に
形成したサイドウォールスペーサを用いて、低濃度領域
を有するソース・ドレイン領域を形成し、そのまま、同
一のサイドウォールスペーサを、その後のシリサイド形
成工程においても使用し、サイドウォールスペーサ上の
シリサイド以外の反応生成物や未反応高融点金属を選択
的に除去することで、ゲート電極上のシリサイドとソー
ス・ドレイン領域上のシリサイドを分離していた。
し、かつ、該ソース・ドレイン領域およびゲート電極上
に高融点金属とシリコンの化合物であるシリサイドを有
するＭＯＳＦＥＴを具備する半導体装置の従来の製造方
法においては、半導体基板上全面に形成したシリコン酸
化膜を異方的にエッチングする方法でゲート電極側壁に
形成したサイドウォールスペーサを用いて、低濃度領域
を有するソース・ドレイン領域を形成し、そのまま、同
一のサイドウォールスペーサを、その後のシリサイド形
成工程においても使用し、サイドウォールスペーサ上の
シリサイド以外の反応生成物や未反応高融点金属を選択
的に除去することで、ゲート電極上のシリサイドとソー
ス・ドレイン領域上のシリサイドを分離していた。
【０００３】
【発明が解決しようとする課題】しかし、従来のよう
に、ソース・ドレイン領域形成工程において使用したサ
イドウオールスペーサを、そのままシリサイド形成工程
においても使用することには以下のような問題があっ
た。
に、ソース・ドレイン領域形成工程において使用したサ
イドウオールスペーサを、そのままシリサイド形成工程
においても使用することには以下のような問題があっ
た。
【０００４】サイドウォールスペーサはソース・ドレイ
ン領域の高濃度領域形成時にイオン打ち込みによりダメ
ージを受けているため、シリサイド形成工程において、
サイドウォールスペーサであるシリコン酸化膜中のシリ
コンと高融点金属が反応してサイドウォールスペーサ上
にシリサイドを形成してしまい、その結果、ゲート電極
上のシリサイドとソース・ドレイン領域上のシリサイド
がサイドウォールスペーサ上のシリサイドを介して短絡
してしまう。
ン領域の高濃度領域形成時にイオン打ち込みによりダメ
ージを受けているため、シリサイド形成工程において、
サイドウォールスペーサであるシリコン酸化膜中のシリ
コンと高融点金属が反応してサイドウォールスペーサ上
にシリサイドを形成してしまい、その結果、ゲート電極
上のシリサイドとソース・ドレイン領域上のシリサイド
がサイドウォールスペーサ上のシリサイドを介して短絡
してしまう。
【０００５】また、シリサイド形成工程において、シリ
サイドが形成される領域のシリコン基板あるいは多結晶
シリコンと高融点金属の間にシリコン酸化膜が存在する
と、シリコン基板あるいは多結晶シリコンと高融点金属
の反応が妨げられ、完璧なシリサイドを形成できないた
めに、形成されたシリサイドの抵抗値が高くなってしま
い、極端な場合にはシリサイドが全く形成されない事態
が起ってしまう。そのため、ゲート電極及びソース・ド
レイン領域上に、低抵抗なシリサイドを安定して形成す
るためには、サイドウォールスペーサ形成のエッチング
後に、ゲート電極及びソース・ドレイン領域上にシリコ
ン酸化膜が残らないようにしなければならない。そのた
め、サイドウォールスペーサを形成するシリコン酸化膜
の膜厚のばらつきやエッチングレートのばらつきを考慮
して、サイドウォールスペーサの形成時にオーバーエッ
チングをする必要がある。
サイドが形成される領域のシリコン基板あるいは多結晶
シリコンと高融点金属の間にシリコン酸化膜が存在する
と、シリコン基板あるいは多結晶シリコンと高融点金属
の反応が妨げられ、完璧なシリサイドを形成できないた
めに、形成されたシリサイドの抵抗値が高くなってしま
い、極端な場合にはシリサイドが全く形成されない事態
が起ってしまう。そのため、ゲート電極及びソース・ド
レイン領域上に、低抵抗なシリサイドを安定して形成す
るためには、サイドウォールスペーサ形成のエッチング
後に、ゲート電極及びソース・ドレイン領域上にシリコ
ン酸化膜が残らないようにしなければならない。そのた
め、サイドウォールスペーサを形成するシリコン酸化膜
の膜厚のばらつきやエッチングレートのばらつきを考慮
して、サイドウォールスペーサの形成時にオーバーエッ
チングをする必要がある。
【０００６】しかし、このオーバーエッチングにより、
露出された半導体基板にダメージが入り、ソース・ドレ
イン領域と基板間のジャンクションリークを引き起こ
す。また、オーバーエッチングによってサイドウォール
の幅が短くなりソース・ドレイン領域がチャンネルに近
づくため、パンチスルー耐圧が低下してしまう。
露出された半導体基板にダメージが入り、ソース・ドレ
イン領域と基板間のジャンクションリークを引き起こ
す。また、オーバーエッチングによってサイドウォール
の幅が短くなりソース・ドレイン領域がチャンネルに近
づくため、パンチスルー耐圧が低下してしまう。
【０００７】このように、低抵抗なシリサイドを安定し
て形成する事とジャンクションリークがなくパンチスル
ー耐圧の低下のないＭＯＳＦＥＴを形成する事を両立さ
せることが困難であった。
て形成する事とジャンクションリークがなくパンチスル
ー耐圧の低下のないＭＯＳＦＥＴを形成する事を両立さ
せることが困難であった。
【０００８】そこで、本発明はこれらの課題を解決しよ
うとするもので、その目的とするところは、ＬＤＤ構造
のソース・ドレイン領域を有し、かつ、該ソース・ドレ
イン領域およびゲート電極上に高融点金属とシリコンの
化合物であるシリサイドを有するＭＯＳＦＥＴを具備す
る半導体装置の従来の製造方法において、ＭＯＳＦＥＴ
のゲート電極上のシリサイドとソース・ドレイン領域上
のシリサイドが短絡しない半導体装置の製造方法を提供
し、更に、低抵抗なシリサイドが安定的に形成され、且
つ、ジャンクションリークがなくパンチスルー耐圧の低
下のないＭＯＳＦＥＴを具備する半導体装置の製造方法
を提供するところにある。
うとするもので、その目的とするところは、ＬＤＤ構造
のソース・ドレイン領域を有し、かつ、該ソース・ドレ
イン領域およびゲート電極上に高融点金属とシリコンの
化合物であるシリサイドを有するＭＯＳＦＥＴを具備す
る半導体装置の従来の製造方法において、ＭＯＳＦＥＴ
のゲート電極上のシリサイドとソース・ドレイン領域上
のシリサイドが短絡しない半導体装置の製造方法を提供
し、更に、低抵抗なシリサイドが安定的に形成され、且
つ、ジャンクションリークがなくパンチスルー耐圧の低
下のないＭＯＳＦＥＴを具備する半導体装置の製造方法
を提供するところにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＬＤＤ構造のソース・ドレイン領域を有し、
かつ、該ソース・ドレイン領域およびゲート電極上に高
融点金属とシリコンの化合物であるシリサイドを有する
ＭＯＳＦＥＴを具備する半導体装置の製造方法におい
て、該ゲート電極をマスクとして、イオン打ち込み法に
より、自己整合的にソース・ドレイン領域の低濃度領域
を形成する工程と、該ゲート電極の側壁にサイドウォー
ルスペーサを形成する工程と、該ゲート電極と該サイド
ウォールスペーサをマスクとして、イオン打ち込み法に
より、自己整合的にソース・ドレイン領域の高濃度領域
を形成する工程と、該サイドウォールスペーサの表面か
ら一定量を除去する工程と、該ゲート電極及び該ソース
・ドレイン領域上に選択的にシリサイドを形成する工程
を具備することを特徴とする。
造方法は、ＬＤＤ構造のソース・ドレイン領域を有し、
かつ、該ソース・ドレイン領域およびゲート電極上に高
融点金属とシリコンの化合物であるシリサイドを有する
ＭＯＳＦＥＴを具備する半導体装置の製造方法におい
て、該ゲート電極をマスクとして、イオン打ち込み法に
より、自己整合的にソース・ドレイン領域の低濃度領域
を形成する工程と、該ゲート電極の側壁にサイドウォー
ルスペーサを形成する工程と、該ゲート電極と該サイド
ウォールスペーサをマスクとして、イオン打ち込み法に
より、自己整合的にソース・ドレイン領域の高濃度領域
を形成する工程と、該サイドウォールスペーサの表面か
ら一定量を除去する工程と、該ゲート電極及び該ソース
・ドレイン領域上に選択的にシリサイドを形成する工程
を具備することを特徴とする。
【００１０】
【実施例】本発明の半導体装置の製造方法の一実施例を
図１（ａ）〜図１（ｅ）に基づき説明する。
図１（ａ）〜図１（ｅ）に基づき説明する。
【００１１】まず、図１（ａ）のように、半導体基板１
上に、素子分離膜２、ゲート酸化膜３、多結晶シリコン
からなるゲート電極４を形成し、ゲート電極４をマスク
として自己整合的にＭＯＳＦＥＴのソース・ドレイン領
域の低濃度領域５を形成する。
上に、素子分離膜２、ゲート酸化膜３、多結晶シリコン
からなるゲート電極４を形成し、ゲート電極４をマスク
として自己整合的にＭＯＳＦＥＴのソース・ドレイン領
域の低濃度領域５を形成する。
【００１２】次に、図１（ｂ）のように、化学的気相成
長法により約５０００Åのシリコン酸化膜を形成し、反
応性イオンエッチング法により異方的にシリコン酸化膜
をエッチングしてゲート電極４の側壁部にのみサイドウ
ォールスペーサ６となるシリコン酸化膜を残し、ゲート
電極４及びサイドウォールスペーサ６をマスクとして自
己整合的にＭＯＳＦＥＴのソース・ドレイン領域の高濃
度領域７をイオン打ち込み法で形成する。
長法により約５０００Åのシリコン酸化膜を形成し、反
応性イオンエッチング法により異方的にシリコン酸化膜
をエッチングしてゲート電極４の側壁部にのみサイドウ
ォールスペーサ６となるシリコン酸化膜を残し、ゲート
電極４及びサイドウォールスペーサ６をマスクとして自
己整合的にＭＯＳＦＥＴのソース・ドレイン領域の高濃
度領域７をイオン打ち込み法で形成する。
【００１３】次に、図１（ｃ）のように、イオン打ち込
みによるサイドウォールスペーサ６のダメージ層を除去
するために、ウエットエッチングにより、サイドウォー
ルスペーサ６を１５００〜２０００Åエッチングする。
みによるサイドウォールスペーサ６のダメージ層を除去
するために、ウエットエッチングにより、サイドウォー
ルスペーサ６を１５００〜２０００Åエッチングする。
【００１４】次に、図１（ｄ）のように、６００〜１０
００Åのチタン８をスパッタ法で形成し、ハロゲンラン
プを用いて窒素雰囲気中で７００〜８００℃でアニール
を行なうことで、チタン８を下層のシリコンと反応させ
チタンシリサイド９を形成する。
００Åのチタン８をスパッタ法で形成し、ハロゲンラン
プを用いて窒素雰囲気中で７００〜８００℃でアニール
を行なうことで、チタン８を下層のシリコンと反応させ
チタンシリサイド９を形成する。
【００１５】次に、素子分離膜２及びサイドウォールス
ペーサ６上の反応生成物及び未反応チタンをアンモニ
ア，過酸化水素水の混合液でエッチング除去する。この
状態を図１（ｅ）に示す。
ペーサ６上の反応生成物及び未反応チタンをアンモニ
ア，過酸化水素水の混合液でエッチング除去する。この
状態を図１（ｅ）に示す。
【００１６】その後は、通常のＭＯＳＦＥＴ形成プロセ
スを通して、ＬＤＤ構造を有し且つシリサイドを有する
ＭＯＳＦＥＴを得ることができる。
スを通して、ＬＤＤ構造を有し且つシリサイドを有する
ＭＯＳＦＥＴを得ることができる。
【００１７】以上実施例に基づき具体的に説明したが、
本発明は上記実施例に限定されるものではなく、例え
ば、ソース・ドレイン領域形成後のサイドウォールスペ
ーサのエッチング量は、本発明において問題にしている
ダメ−ジ層の除去ができ、さらに、ゲート電極及びソー
ス・ドレイン領域上のシリコン酸化膜の完全除去ができ
る範囲であれば変更可能である。
本発明は上記実施例に限定されるものではなく、例え
ば、ソース・ドレイン領域形成後のサイドウォールスペ
ーサのエッチング量は、本発明において問題にしている
ダメ−ジ層の除去ができ、さらに、ゲート電極及びソー
ス・ドレイン領域上のシリコン酸化膜の完全除去ができ
る範囲であれば変更可能である。
【００１８】また、シリサイドを形成する高融点金属
は、チタン以外でも、モリブデン，タングステン，ニッ
ケル，コバルト，プラチナ等であってもよい。
は、チタン以外でも、モリブデン，タングステン，ニッ
ケル，コバルト，プラチナ等であってもよい。
【００１９】
【発明の効果】以上述べたように本発明によれば、ＬＤ
Ｄ構造のソース・ドレイン領域を有し、かつ、該ソース
・ドレイン領域およびゲート電極上に高融点金属とシリ
コンの化合物であるシリサイドを有するＭＯＳＦＥＴを
具備する半導体装置の製造方法において、ソース・ドレ
イン領域の高濃度領域形成後にサイドウォールスペーサ
表面のダメージ層を除去し、そのサイドウォールスペー
サを使用してシリサイドを形成することで、サイドウォ
ールスペーサ上にシリサイドの形成を防ぎ、しかる結
果、ＭＯＳＦＥＴのゲート電極上のシリサイドとソー
ス，ドレイン上のシリサイドの短絡を防ぐことが出来
る。
Ｄ構造のソース・ドレイン領域を有し、かつ、該ソース
・ドレイン領域およびゲート電極上に高融点金属とシリ
コンの化合物であるシリサイドを有するＭＯＳＦＥＴを
具備する半導体装置の製造方法において、ソース・ドレ
イン領域の高濃度領域形成後にサイドウォールスペーサ
表面のダメージ層を除去し、そのサイドウォールスペー
サを使用してシリサイドを形成することで、サイドウォ
ールスペーサ上にシリサイドの形成を防ぎ、しかる結
果、ＭＯＳＦＥＴのゲート電極上のシリサイドとソー
ス，ドレイン上のシリサイドの短絡を防ぐことが出来
る。
【００２０】また、本発明によれば、低抵抗なシリサイ
ドを安定的に形成し、更に、ジャンクションリークがな
く、パンチスルー耐圧の低下しないＭＯＳＦＥＴが形成
できるという多大な効果も有する。
ドを安定的に形成し、更に、ジャンクションリークがな
く、パンチスルー耐圧の低下しないＭＯＳＦＥＴが形成
できるという多大な効果も有する。
【図１】本発明の半導体装置の製造方法の一実施例を示
す図である。
す図である。
１ 半導体基板 ２ 素子分離膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース・ドレイン領域の低濃度領域 ６ サイドウォールスペーサ ７ ソース・ドレイン領域の高濃度領域 ８ チタン ９ チタンシリサイド
Claims (1)
- 【請求項１】 ＬＤＤ構造のソース・ドレイン領域を有
し、かつ、該ソース・ドレイン領域およびゲート電極上
に高融点金属とシリコンの化合物であるシリサイドを有
するＭＯＳＦＥＴを具備する半導体装置の製造方法にお
いて、 該ゲート電極をマスクとして、イオン打ち込み法によ
り、自己整合的にソース・ドレイン領域の低濃度領域を
形成する工程と、 該ゲート電極の側壁にサイドウォールスペーサを形成す
る工程と、 該ゲート電極と該サイドウォールスペーサをマスクとし
て、イオン打ち込み法により、自己整合的にソース・ド
レイン領域の高濃度領域を形成する工程と、 該サイドウォールスペーサの表面から一定量を除去する
工程と、 該ゲート電極及び該ソース・ドレイン領域上に選択的に
シリサイドを形成する工程を具備することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27275491A JPH05109757A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27275491A JPH05109757A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109757A true JPH05109757A (ja) | 1993-04-30 |
Family
ID=17518290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27275491A Pending JPH05109757A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109757A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201775A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
| KR20000043603A (ko) * | 1998-12-29 | 2000-07-15 | 윤종용 | 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터 및 그 제조방법 |
| US6124190A (en) * | 1996-12-13 | 2000-09-26 | Nec Corporation | Method of manufacturing semiconductor device with silicide layer without short circuit |
| KR100290881B1 (ko) * | 1998-04-14 | 2001-07-12 | 김영환 | 반도체 소자의 티형 게이트 및 그 제조방법 |
| JP2010010215A (ja) * | 2008-06-24 | 2010-01-14 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
-
1991
- 1991-10-21 JP JP27275491A patent/JPH05109757A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201775A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
| EP0664561A3 (en) * | 1993-12-30 | 1995-10-11 | Nec Corp | Process for producing a polycrystalline layer covered by uniform metal silicide. |
| US6124190A (en) * | 1996-12-13 | 2000-09-26 | Nec Corporation | Method of manufacturing semiconductor device with silicide layer without short circuit |
| KR100290881B1 (ko) * | 1998-04-14 | 2001-07-12 | 김영환 | 반도체 소자의 티형 게이트 및 그 제조방법 |
| KR20000043603A (ko) * | 1998-12-29 | 2000-07-15 | 윤종용 | 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터 및 그 제조방법 |
| JP2010010215A (ja) * | 2008-06-24 | 2010-01-14 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20040029119A (ko) | 니켈 규화물을 사용하여 개선된 ｋ 값이 높은 유전체 | |
| US7649263B2 (en) | Semiconductor device | |
| JP3009979B2 (ja) | 半導体装置及びその製造方法 | |
| JP2675713B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05109757A (ja) | 半導体装置の製造方法 | |
| KR100399492B1 (ko) | 실리콘층상에배선또는전극을가지는반도체장치및그배선또는전극의형성방법 | |
| JP2930042B2 (ja) | 半導体装置の製造方法 | |
| JPH05304108A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US7320938B2 (en) | Method for reducing dendrite formation in nickel silicon salicide processes | |
| JPH10150188A (ja) | 半導体装置の製造方法 | |
| JP3376158B2 (ja) | 半導体装置の製造方法 | |
| KR100588686B1 (ko) | 반도체소자의 실리사이드막 제조방법 | |
| JP3362722B2 (ja) | 半導体装置の製造方法 | |
| JP2002217130A (ja) | 半導体装置の製造方法及びその方法により製造される半導体装置 | |
| JPH10335651A (ja) | Ｍｏｓｆｅｔ及びｍｏｓｆｅｔの製造方法 | |
| US20040211992A1 (en) | Method for manufacturing and structure for transistors with reduced gate to contact spacing | |
| JPH04196442A (ja) | 半導体装置の製造方法 | |
| JPH10294459A (ja) | 半導体装置の製造方法 | |
| JPH0645598A (ja) | 半導体装置及びその製造方法 | |
| KR101037691B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100505630B1 (ko) | 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조방법 | |
| KR100291180B1 (ko) | 반도체장치의게이트전극형성방법 | |
| JP2005159336A (ja) | 半導体装置の製造方法 | |
| KR100444720B1 (ko) | 반도체소자의 살리사이드막 제조방법 | |
| KR100228334B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 |