KR20000043603A - 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터 및 그 제조방법이 개시된다. 본 발명은 반도체 기판 상에 형성된 게이트 및 소스/드레인 영역과, 게이트의 상부면 및 측벽상부를 노출시키며 게이트를 둘러싸는 스페이서와, 노출된 게이트의 상부면 및 측벽상부를 캡핑하며 소스/드레인 영역 상부에도 형성된 금속 실리사이드막을 구비한다.

Description

게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 디자인 룰이 작아지고 있다. 모스 트랜지스터의 크기가 점점 작아지고 게이트의 길이가 작아짐에 따라 게이트의 접촉면적의 감소로 인하여 게이트의 접촉 저항도 증가하게 된다. 이렇게 증가된 게이트 접촉 저항은 모스 트랜지스터의 동작 스위칭 속도를 느리게 하거나, 소자 특성을 나쁘게하는 문제를 유발한다.
그러므로, 게이트 접촉 저항을 줄이기 위한 기술 개발이 지속적으로 진행되고 있다. 이러한 기술의 일례로 실리사이드 형성 기술을 들 수 있다. 폴리실리콘(polysilicon) 위에 고융점 금속(refractory metal) 또는 천이금속(Transition metal)등을 적층한 후, 열처리(annealing)를 수행함으로써 형성하는 금속과 실리콘의 합금인 실리사이드(silicide)는 폴리실리콘을 전극재료로서 사용할 때 실현할 수 없었던 저저항 문제를 해결할 수 있다는 장점이 있다.
따라서 모스 트랜지스터(MOS transistor)를 형성한 후 게이트, 소오스 및 드레인 영역에 실리사이드막(silicide layer)을 보강하면 전극재질의 저저항화(low resistance)를 도모하여 반도체 소자의 고속동작을 실현할 수 있다.
도 1은 종래의 금속 실리사이드막을 내재한 모스 트랜지스터의 단면도이다.
도 1을 참조하면, 반도체 기판(2) 위에 소자분리영역인 필드 산화막(4)이 형성되어 있고, 소자형성영역에는 게이트 절연막(6)을 개재하여 스페이서(12)로 둘러싸인 게이트(8)와 소스/드레인 영역(14)이 형성되어 있다. 게이트(8) 및 소스/드레인 영역(14) 위에는 금속 실리사이드막(24)이 형성되어 있다.
이러한 구조의 모스 트랜지스터에 있어서 게이트(8)의 길이(L')가 작아짐에 따라 게이트(8) 위에 형성되는 금속 실리사이드막(24)의 길이도 줄어든다. 이렇게 길이가 줄어든 금속 실리사이드막(24)은 의도한 대로 게이트 접촉 저항을 줄이는 데에는 충분치 못하다.
더욱이, 게이트(8)의 길이(L')가 0.2㎛ 이하로 되면서 게이트 위에 형성된 금속 실리사이드막 자체에서도 격자구조상의 공핍영역과 열적으로 활성화된 덩어리의 존재로 인하여 금속 실리사이드막 저항이 증가된다. 이렇게 자체적으로 증가된 금속 실리사이드막 저항은 줄어든 게이트 길이와 더불어 게이트 접촉 저항을 증가시키는 문제점을 지닌다.
본 발명의 목적은 정션 누설 전류를 방지하면서 게이트 접촉 저항을 줄이는 모스 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 정션 누설 전류를 방지하면서 게이트 접촉 저항을 줄이는 모스 트랜지스터의 제조방법을 제공하는 것이다.
도 1은 종래의 금속 실리사이드막을 내재한 모스 트랜지스터의 단면도이다.
도 2은 본 발명의 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터의 단면도를 나타낸다.
도 3 내지 도 5는 본 발명의 일실시예에 따라 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터를 형성하는 방법을 설명하기 위하여 공정순서에 따라 도시한 도면들이다.
도 6은 NMOSFET 게이트 상의 코발트 실리사이드막의 면저항 분포(Rsh_1)를 측정한 그래프이다.
도 7은 PMOSFET 게이트 상의 코발트 실리사이드막의 면저항 분포(Rsh_2)를 측정한 그래프이다.
도 8은 NMOSFET 소스/드레인 영역 상의 코발트 실리사이드막의 면저항 분포(Rsh_3)를 측정한 그래프이다.
도 9는 PMOSFET 소스/드레인 영역 상의 코발트 실리사이드막의 면저항 분포(Rsh_4)를 측정한 그래프이다.
도 10은 NMOSFET의 정션 면적에 기인하는 누설 전류를 측정한 그래프이다.
도 11은 NMOSFET의 정션을 둘러싸는 주변 가장자리에 기인하는 누설 전류를 측정한 그래프이다.
도 12은 PMOSFET의 정션 면적에 기인하는 누설 전류를 측정한 그래프이다.
도 13은 PMOSFET의 정션을 둘러싸는 주변 가장자리에 기인하는 누설 전류를 측정한 그래프이다.
상기의 목적을 달성하기 위한 본 발명의 모스 트랜지스터는 반도체 기판 상에 형성된 게이트 및 소스/드레인 영역과, 게이트의 상부면 및 측벽상부를 노출시키며 게이트를 둘러싸는 스페이서와, 노출된 게이트의 상부면 및 측벽상부를 캡핑하며 소스/드레인 영역 상부에 형성된 금속 실리사이드막을 구비한다.
상기의 다른 목적을 달성하기 위하여 본 발명에 따른 모스 트랜지스터 제조방법은, 반도체 기판 상에 게이트 및 소스/드레인 영역을 형성하는 단계와, 게이트의 상부면 및 측벽상부를 노출시키고 게이트를 둘러싸는 스페이서를 형성하는 단계와, 노출된 게이트의 상부면 및 측벽상부를 캡핑하며 소스/드레인 영역 상부에 금속 실리사이드막을 형성하는 단계를 구비한다.
그리고 바람직한 실시예에 의하면, 스페이서를 형성하는 단계는 게이트 및 소스/드레인 영역 상에 제1 내지 제2 절연막을 형성하는 단계와, 제2 절연막을 게이트 상부면으로부터 게이트 측벽상부를 따라 과도식각하되, 제1 절연막도 식각되어 게이트 및 소스/드레인의 표면이 손상되지 않도록 하는 단계를 구비한다.
이와같은 본 발명에 의하면, 게이트의 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 형성하여 게이트 접촉 저항을 줄이고 금속 실리사이드막의 저항값도 줄인다. 또한, 금속 실리사이드막 형성시 정션 누설 전류 특성이 양호하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2은 본 발명의 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터의 단면도를 나타낸다.
구체적으로, 반도체 기판(102) 위에 소자분리영역인 필드산화막(104)이 형성되어 있고, 소자형성영역에는 게이트 산화막(106)을 개재한 게이트(108), 게이트(108)의 상부면 및 측벽상부를 노출시키며 게이트(108)를 둘러싸며 제1 절연막(111s)을 내재한 스페이서(112s) 및 소스/드레인 영역(110, 114)이 형성되어 있다. 게이트(108)의 상부면 및 상부 측벽을 캡핑(capping)하며 소스/드레인 영역(110, 114) 상에 금속 실리사이드막(116)이 형성되어 있다.
여기서, 게이트(108)는 폴리실리콘으로 형성되어 있고, 스페이서(112)는 실리콘 나이트라이드막으로 형성되어 있다. 금속 실리사이드막(116)은 티타늄 실리사이드막(TiSix), 텅스텐 실리사이드막(WSix), 몰리브덴 실리사이드막(MoSix), 탄탈늄 실리사이드막(TaSix), 코발트 실리사이드막(CoSix), 니켈 실리사이드막(NiSix) 또는 티타늄텅스텐 실리사이드막(TiWSix)으로 형성되어 있다.
이러한 본 발명의 모스 트랜지스터에 의하면, 금속 실리사이드막(116)이 게이트(108)의 상부면 뿐만 아니라 측벽상부도 캡핑하므로 금속 실리사이드막(116)과 게이트(108)와의 접촉 면적이 종래의 게이트 상부면 하고만 접하는 금속 실리사이드막(도 1의 24 참조)의 접촉 면적에 비해 넓다. 또한 본 발명의 게이트(108)의 상부면 및 측벽상부을 캡핑하는 금속 실리사이드막(116)의 두께(H)는 종래의 금속 실리사이드막(도 1의 24 참조)의 두께(h)에 비해 상대적으로 두껍다. 따라서, 종래의 기술과는 달리 금속 실리사이드막(116)의 증가된 두께와 게이트 접촉 면적에 의하여 게이트 접촉 저항이 감소된다.
계속하여 도 3 내지 도 5를 참조하여 본 발명의 일실시예에 따라 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터를 형성하는 방법을 설명한다.
도 3은 반도체 기판(102) 위에 소자분리영역인 필드산화막(104) 및 소자형성영역 내에 게이트(108)와 저농도의 소스/드레인 영역(110)을 형성하는 공정을 설명하기 위한 단면도이다.
구체적으로, 제1 도전형 예컨대, P형의 반도체 기판(102) 위에 소자분리영역인 필드산화막(104)을 선택적으로 형성하고, 필드산화막(104)에 의하여 한정된 소자형성영역 위에 게이트 산화막(106)을 증착한다. 게이트 산화막(106) 위에 폴리실리콘을 증착한 후 게이트 영역 상의 소정영역을 패터닝하여 게이트 산화막(106)을 개재한 게이트(108)를 형성한다.
이 후, 필드산화막(104) 및 게이트(108)를 마스크로 사용하여 반도체 기판 전면에 저농도의 제2 도전형 이온을 주입하여 저농도의 소스/드레인 영역(110)을 형성한다. 계속하여, 저농도의 소스/드레인 영역(110)이 형성되어 있는 반도체 기판(102) 전면에 제1 내지 제2 절연막(111, 112)을 차례로 형성한다. 제1 절연막(111)은 산화막으로 형성하고, 제2 절연막(112)은 실리콘 나이트라이드막으로 형성한다.
도 4는 게이트(108)의 상부면 및 측벽상부를 노출시키며 게이트 전극(108)을 둘러싸는 스페이서(112s) 및 LDD 구조의 소스/드레인 영역(110, 114)을 형성하는 공정을 설명하기 위한 단면도이다.
구체적으로, 제2 절연막(112)을 게이트(108) 상부면으로부터 게이트(108) 측벽상부를 따라 10㎚ 내지 50㎚ 정도 노출되게 이방성 식각방법으로 과도식각한다. 이 때, 제2 절연막(112)은 제1 절연막(111)과의 식각선택비가 3:1 정도인 식각 조건으로 식각한다. 따라서, 제2 절연막(112)을 과도식각할 때, 게이트(108) 및 저농도 소스/드레인(110) 상의 제1 절연막(111)이 어느정도 식각되면서 게이트(118) 상부면 및 저농도 소스/드레인(110)의 반도체 기판(102) 표면의 손상을 방지한다. 그리하여, 게이트(108)의 상부면 및 측벽상부를 노출시키며 게이트(108)를 둘러싸며 제1 절연막(111s)을 내재한 스페이서(112s)를 형성한다.
이 후, 필드산화막(104), 게이트(108) 및 스페이서(112s)를 마스크로 사용하여 반도체 기판(102) 전면에 고농도의 제2 도전형 이온을 주입하여 고농도의 소스/드레인 영역(114)을 형성한다. 그리하여, LDD(Lightly Doped Drain)구조의 소스/드레인 영역(110, 114)을 형성한다.
도 5는 게이트(108)의 상부면 및 측벽상부와 소스/드레인 영역(110, 114) 상에 금속 실리사이드막을 형성하기 위한 공정을 설명하기 위한 단면도이다.
구체적으로, 스페이서(112s)가 형성되어 있는 반도체 기판(102) 전면에 금속물질을 증착하여 5㎚ 내지 30㎚ 정도의 두께로 금속물질막을 형성한다. 금속물질로는 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈늄(Ta), 코발트(Co), 니켈(Ni) 또는 티타늄텅스텐(TiW)을 사용한다. 이 후, 금속 물질막을 열처리(annealing)하여 실리콘과 금속의 합금인 금속 실리사이드막을 형성한다. 금속물질로 코밭트를 사용하는 경우를 예를 들어, 설명한다.
게이트(108)의 상부면 및 측벽상부가 노출되어 있고 소스/드레인 영역(110, 114)이 형성되어 있는 반도체 기판(102) 전면에 코발트를 증착한 후, 1차적으로 저온 예컨대, 450℃ 내지 500℃ 정도의 온도에서 열처리한다. 이 후, 2차적으로 850℃ 이상의 온도에서 열처리하여 코발트 실리사이드막(CoSix)을 형성한다.
여기서, 열처리를 수행하는 제반 공정 조건은 증착되는 금속물질의 종류에 따라서 다르게 적용할 수 있다. 금속 실리사이드막 형성 후, 금속 실리사이드막, 반도체 기판(102) 또는 스페이서(112)를 식각하지 않는 선택적 식각에 의해 미반응 금속물질막을 제거한다. 그 결과, 게이트(108)의 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막(116)과 소스/드레인 영역(110, 114) 상의 금속 실리사이드막(116)이 남는다.
여기서, 종래의 금속 실리사이드막 형성공정과 동일한 방법으로 형성된 본 발명의 게이트(108) 상부면 및 게이트(108) 상부측벽의 금속 실리사이드막은 게이트(108) 상부측벽에서 형성되는 금속 실리사이드막과 게이트(108) 상부면에 형성되는 금속 실리사이드막이 합쳐져서 형성된다. 그러므로, 본 발명의 게이트(108) 상부면 및 게이트(108) 상부측벽의 금속 실리사이드막은 종래의 게이트 상부면에만 형성되는 금속 실리사이드막의 두께에 비하여 상대적으로 두껍게 형성된다. 따라서, 게이트(108) 상부면 및 게이트(108) 상부측벽에 형성된 금속 실리사이드막(116)의 면저항이 줄어든다.
이 후의 공정은 통상의 반도체 제조 공정으로 진행한다.
본 발명은 하기의 실험예를 참고로 더욱 상세히 설명되며, 실험예에 사용된 샘플은 30개 ~ 40개이고 이 실험예가 본 발명을 제한하려는 것은 아니다.
<실험예 1:게이트 상의 금속 실리사이드막의 면저항>
게이트 상의 금속 실리사이드막 저항을 줄일 수 있는지 여부를 알아보기 위하여, 도 2에 도시되어 있는 모스 트랜지스터와 같이 게이트 상부로 부터 20㎚ 정도 게이트를 노출시키도록 스페이서를 과도식각한 후 측벽상부가 노출된 게이트 및 소스/드레인 영역을 형성하였다.
그리고, 비교예로서 도 1에 도시되어 있는 모스 트랜지스터와 같이 게이트 및 소스/드레인 영역을 형성하였다.
이 후, 각각의 게이트 및 소스/드레인 영역 상에 코발트를 13㎚ 두께로 증착한 다음 470℃로 1차 열처리, 850℃로 2차 열처리하여 코발트 실리사이드막을 형성하였다. 각각의 게이트 상에 형성된 코발트 실리사이드막의 저항을 측정하였다.
NMOSFET 게이트 상의 코발트 실리사이드막의 면저항 분포(Rsh_1)를 측정한 결과는 도 6에 도시하였고 PMOSFET 게이트 상의 코발트 살리사이드막 저항 분포(Rsh_2)를 측정한 결과는 도 7에 도시하였다. -○-로 표시된 그래프는 도 1에 도시된 바와 같이 종래의 방법에 따라 형성한 게이트 상부에만 코발트 실리사이드막의 면저항을 나타내고 -●-로 표시된 그래프는 도 2에 도시된 바와 같이 본 발명에 따라스페이서를 과도식각 후 게이트 상부 및 측벽상부에만 금속 실리사이드막의 면저항을 나타낸다.
도 6으로부터, 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우는 면저항의 중간값 즉, 분포율 50% 일때의 값이 7.5 Ω/sq 인데 반해, 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우는 저항의 중간값이 4 Ω/sq 로 나타났다, 따라서, NMOSFET 게이트 상의 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우의 저항값이 낮다는 것으로 해석된다.
또한 도 7로부터, 게이트 상부에만 코발트 실리사이드막을 형성한 경우는 면저항의 중간값이 8 Ω/sq 인데 반해 스페이서를 과도식각 후 게이트 상부 및 게이트 상부측벽에도 코발트 실리사이드막을 형성한 경우는 면저항의 중간값이 4Ω/sq 로 나타났다. 따라서, PMOSFET 게이트 상의 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우의 저항값도 낮다는 것을 알 수 있다.
따라서, 스페이서를 과도식각하여 게이트의 상부면 및 측벽상부가 노출된 게이트 상에 형성된 코발트 실리사이드막 두께가 두꺼워져서 코발트 실리사이드막의 저항값이 줄어든 것으로 해석될 수 있다.
<실험예 2:소스/드레인 영역 상의 금속 실리사이드막의 면저항>
앞의 실험예 1과 동일하게 형성한 후, 소스/드레인 영역 상의 코발트 실리사이드막의 면저항분포를 측정하였다.
NMOSFET 소스/드레인 영역 상의 코발트 실리사이드막의 면저항 분포(Rsh_3)를 측정한 결과는 도 8에 도시되어 있고 PMOSFET 소스/드레인 영역 상의 코발트 실리사이드막의 면저항 분포(Rsh_4)를 측정한 결과는 도 9에 도시되어 있다.
도 8의 결과로부터 알 수 있듯이, 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우(-○-로 표시된 그래프) 및 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우(-●-로 표시된 그래프) 모두 저항값이 거의 일정하게 나타남을 알 수 있다. 또한 도 9로부터, 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우 및 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우 모두 저항값이 거의 일정하게 나타남을 알 수 있다. 이는 종래의 방법에 따라 소스/드레인 영역 상에 형성된 코발트 실리사이드막 및 본 발명에 따라 스페이서를 과도식각 후 형성된 코발트 실리사이드막 사이에 두께 변화가 없다는 것으로 해석될 수 있다.
<실험예 3: 다이오드 정션 누설 전류>
앞의 실험예 1과 동일하게 샘플들을 형성한 후, 소스/드레인 영역의 다이오드 정션 누설 전류 특성을 측정하였다.
NMOSFET 소스/드레인 영역(N+)과 반도체 기판(P)과의 다이오드 정션 누설 전류 특성은 도 10 및 도 11에 도시하였다. 도 10은 면적이 큰 하나의 다이오드 패턴으로부터 측정한 결과로서 정션의 면적에 기인하는 누설 전류를 측정한 것이고, 도 11은 작은 면적의 다수의 다이오드 패턴으로부터 측정한 결과로서 정션을 둘러싸는 주변 가장자리에 기인하는 누설 전류를 측정한 것이다. PMOSFET 소스/드레인 영역(P+)과 N-웰과의 다이오드 정션 누설 전류 특성은 도 12 및 도 13에 도시하였고 도 12은 면적이 큰 하나의 다이오드 패턴으로부터 측정한 결과를, 도 13은 작은 면적의 다수의 다이오드 패턴으로부터 측정한 결과를 나타낸다.
도 10 및 도 11로부터, NMOSFET의 정션의 면적에 기인하는 누설 전류 및 정션을 둘러싸는 주변 가장자리에 기인하는 누설 전류는 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우(-○-로 표시된 그래프) 및 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우(-●-로 표시된 그래프) 모두 정션 누설 전류 값이 χ×10-10(A) 정도로 양호하게 나타났다.
도 12로부터, PMOSFET의 정션 면적에 기인하는 누설 전류값도 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우(-○-로 표시된 그래프) 및 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우(-●-로 표시된 그래프) 모두 정션 누설 전류 값이 χ×10-10(A) 정도로 양호하게 나타났다.
반면, 도 13으로부터, PMOSFET의 정션을 둘러싸는 주변 가장자리에 기인하는 누설 전류는 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우(-○-로 표시된 그래프) 및 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우(-●-로 표시된 그래프) 모두 정션 누설 전류 값이 넓게 그리고 다소 큰값(>χ×10-6(A))으로 분포되어 있음을 알 수 있다. 이는 정션 누설 전류 특성이 다소 나쁘게 나타난 것이다.
그러나, 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우(-○-로 표시된 그래프)와 비교하여 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우(-●-로 표시된 그래프)의 누설 전류 특성이 유사하게 나타나는 것으로 미루어보아 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성하더라도 정션 누설 전류 특성에 변화가 거의 없음을 알 수 있다. 따라서, 게이트의 상부면 및 측벽상부을 노출시키도록 스페이서를 과도식각한 후 코밭트 실리사이드막을 형성하더라도 소자특성은 종래와 동일하게 유지할 수 있음을 알 수 있다.
상술한 본 발명에 의하면, 스페이서를 과도식각하여 게이트의 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 형성한다. 이렇게 형성된 금속 실리사이드막은 게이트와의 접촉면적이 증가되어 게이트 접촉 저항을 줄이고 두께가 두꺼워져서 금속 실리사이드막 저항값도 줄인다.
또한, 금속 실리사이드막 형성시 정션 누설 전류 특성이 양호하다.

Claims (5)

  1. 반도체 기판 상에 형성된 게이트 및 소스/드레인 영역;
    상기 게이트의 상부면 및 측벽상부를 노출시키며 상기 게이트를 둘러싸는 스페이서; 및
    노출된 상기 게이트의 상부면 및 측벽상부를 캡핑하며 상기 소스/드레인 영역 상부에도 형성된 금속 실리사이드막을 구비하는 것을 특징으로 하는 모스 트랜지스터.
  2. 제1 항에 있어서, 상기 금속 실리사이드막은
    티타늄 실리사이드막(TiSix), 텅스텐 실리사이드막(WSix), 몰리브덴 실리사이드막(MoSix), 탄탈늄 실리사이드막(TaSix), 코발트 실리사이드막(CoSix), 니켈 실리사이드막(NiSix) 또는 티타늄텅스텐 실리사이드막(TiWSix)으로 구성되는 것을 특징으로 하는 모스 트랜지스터.
  3. 반도체 기판 상에 게이트 및 소스/드레인 영역을 형성하는 단계;
    상기 게이트의 상부면 및 측벽상부를 노출시키고 상기 게이트를 둘러싸는 스페이서를 형성하는 단계; 및
    노출된 상기 게이트의 상부면 및 측벽상부를 캡핑하면서 상기 소스/드레인 영역 상부에 금속 실리사이드막을 형성하는 단계를 구비하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  4. 제3 항에 있어서, 상기 스페이서를 형성하는 단계는
    상기 게이트 및 상기 소스/드레인 영역 상에 제1 내지 제2 절연막을 차례로 형성하는 단계; 및
    상기 제2 절연막을 상기 게이트 상부면으로부터 상기 게이트 측벽상부를 따라 과도식각하되, 상기 제1 절연막이 식각되어 상기 게이트 및 상기 소스/드레인의 표면이 손상되지 않도록 하는 단계를 구비하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  5. 제4 항에 있어서, 상기 과도식각하는 단계는
    상기 절연막이 상기 게이트 상부면으로부터 상기 게이트 측벽상부을 따라 10㎚ 내지 50㎚ 정도 노출되도록 하는 단계인 것을 특징으로 하는 모스 트랜지스터 제조방법.
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