JPH051097Y2 - - Google Patents
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- Publication number
- JPH051097Y2 JPH051097Y2 JP14693486U JP14693486U JPH051097Y2 JP H051097 Y2 JPH051097 Y2 JP H051097Y2 JP 14693486 U JP14693486 U JP 14693486U JP 14693486 U JP14693486 U JP 14693486U JP H051097 Y2 JPH051097 Y2 JP H051097Y2
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- JP
- Japan
- Prior art keywords
- divided
- hole
- board
- cutting grooves
- holes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000011093 chipboard Substances 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 2
- 239000000696 magnetic material Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 18
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Structure Of Printed Boards (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、電気回路用複数取り基板に関する。
従来、切断溝に沿つて個々の基板に分割される
電気回路用複数取り基板においては、分割すべき
個々の基板端部の両面接続部の縁辺上にスルーホ
ールを形成するとともに、該スルーホールと連通
させて分割用の切断溝を形成していた。
電気回路用複数取り基板においては、分割すべき
個々の基板端部の両面接続部の縁辺上にスルーホ
ールを形成するとともに、該スルーホールと連通
させて分割用の切断溝を形成していた。
そのため、端子電極及びスルーホール接続を印
刷により形成する場合、切断溝にペーストが流れ
込み、隣接する端子電極と短絡するという問題が
あつた。
刷により形成する場合、切断溝にペーストが流れ
込み、隣接する端子電極と短絡するという問題が
あつた。
そこで、本考案は、端子電極及びスルーホール
接続を印刷により形成する場合において、切断溝
にペーストが流れ込むことのない電気回路用複数
取り基板を提供することを目的とする。
接続を印刷により形成する場合において、切断溝
にペーストが流れ込むことのない電気回路用複数
取り基板を提供することを目的とする。
〔問題点を解決するための手段〕
本考案は上記目的を達成するため、電気回路用
複数取り基板において、分割すべき基板端部の両
面接続部の縁辺上に形成したスルーホールと、分
割用の切断溝とを連通させることなく、所定間隔
をあけて形成したことを特徴としている。
複数取り基板において、分割すべき基板端部の両
面接続部の縁辺上に形成したスルーホールと、分
割用の切断溝とを連通させることなく、所定間隔
をあけて形成したことを特徴としている。
したがつて、端子電極及びスルーホール接続の
印刷に際して、スルーホール等からペーストが切
断溝に流れ込むことがなく、隣接する電極間の短
絡を防止できる。
印刷に際して、スルーホール等からペーストが切
断溝に流れ込むことがなく、隣接する電極間の短
絡を防止できる。
以下、本考案の一実施例を図面に基づいて説明
する。
する。
電気回路用複数取り基板である誘電体基板、例
えばアルミナ基板１は、厚さ数ミリメートルの平
板を長方形状に形成したもので、第１図に示す如
く、分割すべき個々の基板端部の両面接続部に相
当する部分の縁辺上であるアルミナ基板１の上半
部中央及び下半部中央には、それぞれ所定間隔を
おいて、横方向にスルーホール２が複数穿設され
ている。
えばアルミナ基板１は、厚さ数ミリメートルの平
板を長方形状に形成したもので、第１図に示す如
く、分割すべき個々の基板端部の両面接続部に相
当する部分の縁辺上であるアルミナ基板１の上半
部中央及び下半部中央には、それぞれ所定間隔を
おいて、横方向にスルーホール２が複数穿設され
ている。
そして、アルミナ基板１を分割すべき切断溝３
は、アルミナ基板１の上半部と下半部間並びに上
半部中央及び下半部中央に、それぞれ横方向にス
クライブ溝状あるいはミシン目状等に形成されて
おり、このとき、上半部中央及び下半部中央に形
成される切断溝３は、スルーホール２から所定間
隔をおいて形成されている。
は、アルミナ基板１の上半部と下半部間並びに上
半部中央及び下半部中央に、それぞれ横方向にス
クライブ溝状あるいはミシン目状等に形成されて
おり、このとき、上半部中央及び下半部中央に形
成される切断溝３は、スルーホール２から所定間
隔をおいて形成されている。
また、このように形成されたアルミナ基板１に
は、第２図に示す如く、スルーホール２の周りの
アルミナ基板１の表裏両側に端子電極４が複数印
刷形成され、それによつてスルーホール２も接続
されている。このとき、端子電極４はスルーホー
ル２と切断溝３間の間隔内において形成され、切
断溝３と接続されていない。したがつて、電極印
刷に際して、ペーストダレが切断溝３に流れ込む
ことはない。
は、第２図に示す如く、スルーホール２の周りの
アルミナ基板１の表裏両側に端子電極４が複数印
刷形成され、それによつてスルーホール２も接続
されている。このとき、端子電極４はスルーホー
ル２と切断溝３間の間隔内において形成され、切
断溝３と接続されていない。したがつて、電極印
刷に際して、ペーストダレが切断溝３に流れ込む
ことはない。
そのため、第３図に示す如く、切断溝３に沿つ
てアルミナ基板１を分割し、個々の基板１ａ，１
ｂ，１ｃ，１ｄを形成した場合、それぞれの基板
１ａ，１ｂ，１ｃ，１ｄの隣接する端子電極４間
はペーストによつて短絡することはない。
てアルミナ基板１を分割し、個々の基板１ａ，１
ｂ，１ｃ，１ｄを形成した場合、それぞれの基板
１ａ，１ｂ，１ｃ，１ｄの隣接する端子電極４間
はペーストによつて短絡することはない。
尚、上記実施例は基板として、誘電体であるア
ルミナ基板１を用いているが、その他の基板でも
よく、また、本考案は他の磁性体等の基板にも適
用できる。
ルミナ基板１を用いているが、その他の基板でも
よく、また、本考案は他の磁性体等の基板にも適
用できる。
本考案は以上のように、電気回路用複数取り基
板において、分割すべき基板端部の両面接続部の
縁辺上に形成したスルーホールと、分割用の切断
溝とを連通させることなく、所定間隔をあけて形
成したから、端子電極及びスルーホール接続の印
刷に際して、スルーホール等からペーストが切断
溝に流れ込むことがなく、分割した個々の基板の
隣接する電極間の短絡を防止することができる。
板において、分割すべき基板端部の両面接続部の
縁辺上に形成したスルーホールと、分割用の切断
溝とを連通させることなく、所定間隔をあけて形
成したから、端子電極及びスルーホール接続の印
刷に際して、スルーホール等からペーストが切断
溝に流れ込むことがなく、分割した個々の基板の
隣接する電極間の短絡を防止することができる。
図は本考案の一実施例を示すもので、第１図は
アルミナ基板にスルーホールと切断溝を形成した
状態の平面図、第２図はさらに端子電極及びスル
ーホール接続を印刷形成した状態の平面図、第３
図は個々の基板に分割した状態の平面図である。 １……アルミナ基板、２……スルーホール、３
……切断溝、４……端子電極。
アルミナ基板にスルーホールと切断溝を形成した
状態の平面図、第２図はさらに端子電極及びスル
ーホール接続を印刷形成した状態の平面図、第３
図は個々の基板に分割した状態の平面図である。 １……アルミナ基板、２……スルーホール、３
……切断溝、４……端子電極。
Claims (1)
- 切断溝に沿つて個々の基板に分割される誘電
体、磁性体等の電気回路用複数取り基板におい
て、前記分割すべき個々の基板端部の両面接続部
に相当する部分の縁辺上にスルーホールを形成す
るとともに、該スルーホールより所定間隔をあけ
て、分割用の切断溝を形成したことを特徴とする
電気回路用複数取り基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14693486U JPH051097Y2 (ja) | 1986-09-25 | 1986-09-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14693486U JPH051097Y2 (ja) | 1986-09-25 | 1986-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6355457U JPS6355457U (ja) | 1988-04-13 |
| JPH051097Y2 true JPH051097Y2 (ja) | 1993-01-12 |
Family
ID=31059843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14693486U Expired - Lifetime JPH051097Y2 (ja) | 1986-09-25 | 1986-09-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH051097Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173867A (ja) * | 2007-03-20 | 2007-07-05 | Koa Corp | 電子部品用基板および電子部品の製造法 |
-
1986
- 1986-09-25 JP JP14693486U patent/JPH051097Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6355457U (ja) | 1988-04-13 |
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