JPH05109982A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH05109982A JPH05109982A JP3271410A JP27141091A JPH05109982A JP H05109982 A JPH05109982 A JP H05109982A JP 3271410 A JP3271410 A JP 3271410A JP 27141091 A JP27141091 A JP 27141091A JP H05109982 A JPH05109982 A JP H05109982A
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- base electrode
- semiconductor device
- high dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/712—Electrodes having non-planar surfaces, e.g. formed by texturisation being rough surfaces, e.g. using hemispherical grains
Landscapes
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 Ｔａ2 Ｏ5 膜の実効的な誘電率の低下を防止
する事。 【構成】 ＤＲＡＭ等に使用されるキャパシタ形成にお
いて、下地電極材料にイットリウム（Ｙ）、ハフニウム
（Ｈｆ）の酸化物生成自由エネルギーの低い金属を用
た。 【効果】 高誘電率と耐リーク性を備えたキャパシタ構
造を得ることができる。
する事。 【構成】 ＤＲＡＭ等に使用されるキャパシタ形成にお
いて、下地電極材料にイットリウム（Ｙ）、ハフニウム
（Ｈｆ）の酸化物生成自由エネルギーの低い金属を用
た。 【効果】 高誘電率と耐リーク性を備えたキャパシタ構
造を得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、さらに詳しくは比誘電率が高い材料およ
びそれを用いたキャパシタ構造を有するＤＲＡＭに関す
るものである。
造方法に関し、さらに詳しくは比誘電率が高い材料およ
びそれを用いたキャパシタ構造を有するＤＲＡＭに関す
るものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】ＤＲＡ
Ｍの高密度化に伴うセルサイズの縮小において、キャパ
シタの静電容量の維持は不可欠である。このためスタッ
ク型による面積の確保、誘導体膜の薄膜化とともに比誘
電率が高い材料およびそれを用いたキャパシタ構造が研
究開発されている。後者の高誘電体膜としてＴａ2 Ｏ5
膜のキャパシタ絶縁膜が注目されているがその下地電極
としてポリシリコン（ｐｏｌｙ・Ｓｉ）膜を用いている
ためＴａ2 Ｏ5 ／ｐｏｌｙ・Ｓｉ界面に自然酸化膜とし
てのＳｉＯ2 膜が形成されるのが避けがたく、そのため
Ｔａ2 Ｏ5 膜の実効的な誘電率の低下が避けられない。
また、下地電極としてＷ膜を用いた場合、ＷはＴａに比
べ酸化物生成自由エネルギーが大きいから酸化力が弱
く、そのためＴａ2 Ｏ5 ／Ｗ界面に自然酸化膜としての
ＷＯｘ膜が形成されにくく、またＷＯｘ膜が形成された
としてもＷＯｘ膜は絶縁体として機能しないから、誘電
率の低下を避けることはできる訳であるが、Ｔａ2 Ｏ5
膜が局所的に薄くなった領域でのリーク電流の発生を避
けることが難しい。結局、比誘電率が高い材料のＴａ2
Ｏ5 膜を用いたキャパシタ構造を実現しようとしても、
高誘電率と耐リーク性を備えたキャパシタ構造を得るの
は難しい。
Ｍの高密度化に伴うセルサイズの縮小において、キャパ
シタの静電容量の維持は不可欠である。このためスタッ
ク型による面積の確保、誘導体膜の薄膜化とともに比誘
電率が高い材料およびそれを用いたキャパシタ構造が研
究開発されている。後者の高誘電体膜としてＴａ2 Ｏ5
膜のキャパシタ絶縁膜が注目されているがその下地電極
としてポリシリコン（ｐｏｌｙ・Ｓｉ）膜を用いている
ためＴａ2 Ｏ5 ／ｐｏｌｙ・Ｓｉ界面に自然酸化膜とし
てのＳｉＯ2 膜が形成されるのが避けがたく、そのため
Ｔａ2 Ｏ5 膜の実効的な誘電率の低下が避けられない。
また、下地電極としてＷ膜を用いた場合、ＷはＴａに比
べ酸化物生成自由エネルギーが大きいから酸化力が弱
く、そのためＴａ2 Ｏ5 ／Ｗ界面に自然酸化膜としての
ＷＯｘ膜が形成されにくく、またＷＯｘ膜が形成された
としてもＷＯｘ膜は絶縁体として機能しないから、誘電
率の低下を避けることはできる訳であるが、Ｔａ2 Ｏ5
膜が局所的に薄くなった領域でのリーク電流の発生を避
けることが難しい。結局、比誘電率が高い材料のＴａ2
Ｏ5 膜を用いたキャパシタ構造を実現しようとしても、
高誘電率と耐リーク性を備えたキャパシタ構造を得るの
は難しい。
【０００３】
【課題を解決するための手段及びその作用】この発明
は、キャパシタ下部電極としての下地電極と、キャパシ
タ絶縁膜としての金属酸化物高誘電体膜とを有するキャ
パシタを備えたＤＲＡＭ等のメモリにおいて、下地電極
が、少なくとも、上記金属酸化物高誘電体膜より低い酸
化物生成自由エネルギーを有するイットリウム（Ｙ）、
ハフニウム（Ｈｆ）の金属材料から構成される半導体装
置を提供するものである。また、この発明は上記半導体
装置を実現するために、キャパシタ下部電極としての下
地電極と、キャパシタ絶縁膜としての金属酸化物高誘電
体膜とを有するキャパシタを備えたＤＲＡＭ等のメモリ
を形成するに際して、下地電極として上記金属酸化物高
誘電体膜より低い酸化物生成自由エネルギーを有するイ
ットリウム（Ｙ）、ハフニウム（Ｈｆ）の金属材料から
なる金属膜を形成し、続いて、下地電極上に金属酸化物
高誘電体膜を形成し、その後アニールを付すことでキャ
パシタを金属酸化物高誘電体膜と下地電極との間に金属
膜の自然酸化膜であるＹ2 Ｏ 3 、Ｈｆ2 Ｏ3 を有する積
層構造に構成した半導体装置の製造方法を提供するもの
である。すなわち、この発明はＤＲＡＭ等に使用される
キャパシタ形成において、下地電極材料にイットリウム
（Ｙ）、ハフニウム（Ｈｆ）の酸化物生成自由エネルギ
ーの低い金属を用い、それによって高誘電率と耐リーク
性を備えたキャパシタ構造を得るようにしたものであ
る。例えば、イットリウム（Ｙ）より形成された下地電
極上にＴａ2 Ｏ5 膜を形成した後酸化雰囲気中でアニー
ルすることによりＴａ2 Ｏ5 膜が局所的に薄くなった所
で優先的に下地電極の酸化が進む。Ｔａ2 Ｏ5 膜形成時
及びアニール後にＴａ2 Ｏ5 ／Ｙ界面にＹ2 Ｏ3 膜が形
成されるが、Ｙ2 Ｏ3 膜は誘電率が高く（ε y ＝１
１）、Ｔａ2 Ｏ5 膜の実効的な誘電率の低下を防止でき
る。また、Ｙ2 Ｏ3 膜は絶縁体としても優れているた
め、Ｔａ2 Ｏ5 膜の薄層部２３、２４で優先的に酸化が
進んだ結果のＹ2 Ｏ3 膜によってＴａ2 Ｏ5 膜の薄層化
による絶縁特性の劣化を補うことができる。これにより
高誘電率化と耐リーク性を同時に達成できる。この発明
において、下地電極が、金属酸化物高誘電体膜より低い
酸化物生成自由エネルギーを有するとは、金属酸化物高
誘電体膜が比誘電率が高い材料のＴａ 2 Ｏ5 膜を用いた
場合には、下地電極の材料として、タンタル（Ｔａ）よ
り酸化し易い金属材料を意味し、たとえば、イットリウ
ム（Ｙ）、ハフニウム（Ｈｆ）の金属材料が好ましいも
のとして挙げられる。この発明におけるアニールは、例
えば、キャパシタ絶縁膜が金属酸化物高誘電体膜として
のＴａ2 Ｏ5 膜３を用い、下地電極をイットリウム
（Ｙ）２で形成し、キャパシタをＴａ2 Ｏ5 ／Ｙ2 Ｏ3
積層構造に構成する図１〜図３に示すこの発明の第１実
施例の場合では、図２に示すようにＴａ2 Ｏ5 膜３形成
後（ｉ）Ｏ2 の存在下でＵＶ照射を３００〜６００℃、
１０〜１００分の条件で付されたり、（ii）Ｏ2 及びＯ
3 の存在下でＵＶ照射を３００〜６００℃、１０〜１０
０分の条件で付されたりする。一方、キャパシタ絶縁膜
が金属酸化物高誘電体膜としてのＴａ2 Ｏ5 膜１３を用
い、下地電極９を、ｐｏｌｙ・Ｓｉ膜１０及びイットリ
ウム（Ｙ）膜１１を順次積層してなる積層膜で形成し、
キャパシタをＴａ2 Ｏ5 ／Ｙ2 Ｏ3 積層構造に構成する
図４〜図６に示すこの発明の第２実施例の場合では、図
５に示すようにＴａ2 Ｏ5 膜１３形成後アニールがＯ2
の存在下でＵＶ照射を５００〜８００℃、１０〜１００
分の条件で付される。Ｙ2 Ｏ3 、ＨｆＯ2 の誘電率は１
１、２５であり、ＳｉＯ2 より十分高い。
は、キャパシタ下部電極としての下地電極と、キャパシ
タ絶縁膜としての金属酸化物高誘電体膜とを有するキャ
パシタを備えたＤＲＡＭ等のメモリにおいて、下地電極
が、少なくとも、上記金属酸化物高誘電体膜より低い酸
化物生成自由エネルギーを有するイットリウム（Ｙ）、
ハフニウム（Ｈｆ）の金属材料から構成される半導体装
置を提供するものである。また、この発明は上記半導体
装置を実現するために、キャパシタ下部電極としての下
地電極と、キャパシタ絶縁膜としての金属酸化物高誘電
体膜とを有するキャパシタを備えたＤＲＡＭ等のメモリ
を形成するに際して、下地電極として上記金属酸化物高
誘電体膜より低い酸化物生成自由エネルギーを有するイ
ットリウム（Ｙ）、ハフニウム（Ｈｆ）の金属材料から
なる金属膜を形成し、続いて、下地電極上に金属酸化物
高誘電体膜を形成し、その後アニールを付すことでキャ
パシタを金属酸化物高誘電体膜と下地電極との間に金属
膜の自然酸化膜であるＹ2 Ｏ 3 、Ｈｆ2 Ｏ3 を有する積
層構造に構成した半導体装置の製造方法を提供するもの
である。すなわち、この発明はＤＲＡＭ等に使用される
キャパシタ形成において、下地電極材料にイットリウム
（Ｙ）、ハフニウム（Ｈｆ）の酸化物生成自由エネルギ
ーの低い金属を用い、それによって高誘電率と耐リーク
性を備えたキャパシタ構造を得るようにしたものであ
る。例えば、イットリウム（Ｙ）より形成された下地電
極上にＴａ2 Ｏ5 膜を形成した後酸化雰囲気中でアニー
ルすることによりＴａ2 Ｏ5 膜が局所的に薄くなった所
で優先的に下地電極の酸化が進む。Ｔａ2 Ｏ5 膜形成時
及びアニール後にＴａ2 Ｏ5 ／Ｙ界面にＹ2 Ｏ3 膜が形
成されるが、Ｙ2 Ｏ3 膜は誘電率が高く（ε y ＝１
１）、Ｔａ2 Ｏ5 膜の実効的な誘電率の低下を防止でき
る。また、Ｙ2 Ｏ3 膜は絶縁体としても優れているた
め、Ｔａ2 Ｏ5 膜の薄層部２３、２４で優先的に酸化が
進んだ結果のＹ2 Ｏ3 膜によってＴａ2 Ｏ5 膜の薄層化
による絶縁特性の劣化を補うことができる。これにより
高誘電率化と耐リーク性を同時に達成できる。この発明
において、下地電極が、金属酸化物高誘電体膜より低い
酸化物生成自由エネルギーを有するとは、金属酸化物高
誘電体膜が比誘電率が高い材料のＴａ 2 Ｏ5 膜を用いた
場合には、下地電極の材料として、タンタル（Ｔａ）よ
り酸化し易い金属材料を意味し、たとえば、イットリウ
ム（Ｙ）、ハフニウム（Ｈｆ）の金属材料が好ましいも
のとして挙げられる。この発明におけるアニールは、例
えば、キャパシタ絶縁膜が金属酸化物高誘電体膜として
のＴａ2 Ｏ5 膜３を用い、下地電極をイットリウム
（Ｙ）２で形成し、キャパシタをＴａ2 Ｏ5 ／Ｙ2 Ｏ3
積層構造に構成する図１〜図３に示すこの発明の第１実
施例の場合では、図２に示すようにＴａ2 Ｏ5 膜３形成
後（ｉ）Ｏ2 の存在下でＵＶ照射を３００〜６００℃、
１０〜１００分の条件で付されたり、（ii）Ｏ2 及びＯ
3 の存在下でＵＶ照射を３００〜６００℃、１０〜１０
０分の条件で付されたりする。一方、キャパシタ絶縁膜
が金属酸化物高誘電体膜としてのＴａ2 Ｏ5 膜１３を用
い、下地電極９を、ｐｏｌｙ・Ｓｉ膜１０及びイットリ
ウム（Ｙ）膜１１を順次積層してなる積層膜で形成し、
キャパシタをＴａ2 Ｏ5 ／Ｙ2 Ｏ3 積層構造に構成する
図４〜図６に示すこの発明の第２実施例の場合では、図
５に示すようにＴａ2 Ｏ5 膜１３形成後アニールがＯ2
の存在下でＵＶ照射を５００〜８００℃、１０〜１００
分の条件で付される。Ｙ2 Ｏ3 、ＨｆＯ2 の誘電率は１
１、２５であり、ＳｉＯ2 より十分高い。
【０００４】
【実施例】以下この発明の実施例について説明する。な
お、これによってこの発明は限定を受けるものではな
い。
お、これによってこの発明は限定を受けるものではな
い。
【０００５】実施例１ 半導体装置は、ＬＯＣＯＳ膜、ソース、ドレインとして
のｎ+ 拡散層を有するＳｉ基板上にゲートとしてのワー
ドラインからなるトランジスタ素子１（図１参照）と、
一方のｎ+ 拡散層に通じるコンタクトホールを有する層
間絶縁膜と、コンタクトホールに埋設されるキャパシタ
の下地電極としてのイットリウム（Ｙ）２（図２、図３
参照）と、キャパシタ絶縁膜としてのＴａ2 Ｏ5 膜３
（図２、図３参照）と、キャパシタの上部電極としての
ｐｏｌｙ・Ｓｉ膜、ビットラインとキャパシタを分離す
る層間絶縁膜とから主としてなる。以下製造方法につい
て説明する。コンタクトホールが形成された層間絶縁膜
を有するトランジスタ素子１上に、下地電極としてのイ
ットリウム（Ｙ）２をパターン形成する。この際、ター
ゲットをイットリウムメタルとしてＡｒガスを用い、Ｒ
Ｆ又はＤＣスパッタによりイットリウム電極２を形成し
た。厚さは５００〜５０００Åである。続いて、この電
極上にＴａ2 Ｏ5 の焼結ターゲット、ＡｒとＯ2 の混合
ガスを用い、ＲＦスパッタによりＴａ2 Ｏ5 膜３を形成
した。厚さは５０〜５００Åの極薄膜に設定する（図２
参照）。この際、極薄膜のＴａ2 Ｏ5 膜３では領域Ａ，
Ｂに示す部分に局所的に薄層化した薄層部２３、２４が
生じる事は避けられない。また、Ｔａ2 Ｏ5 膜３と下地
電極２との間にイットリウムの自然酸化膜であるＹ2 Ｏ
3 膜４が形成される。次に、Ｏ2 の存在下でＵＶ照射を
３００〜６００℃、１０〜１００分の条件でアニールす
るとＴａ2 Ｏ5 膜３の膜質を改善できるとともに、薄層
部２３、２４の領域Ａ，Ｂでは酸素、Ｈ2 Ｏの酸化種が
供給されやすいため、下地電極２の酸が進み、領域Ａ，
ＢにおけるＹ2 Ｏ3 膜４には、図３に示すように局所的
に厚いＹ2 Ｏ3 膜３４、３５が形成される。この際、局
所的にＹ2 Ｏ3 が厚膜化する領域Ａ，Ｂは面積的に狭い
ため、静電容量Ｃは、 Ｃ＝（Ａ・ε0 ・εt ・εy ）／（ｄy ・εt ＋ｄt ・εy ） ここで、Ａ：キャパシタ面積、εt ，εy ：Ｔａ2 Ｏ5
膜，Ｙ2 Ｏ3 膜の誘電率、 ｄt ，ｄy ：Ｔａ2 Ｏ5 膜，Ｙ2 Ｏ3 膜の膜厚 である。Ｔａ2 Ｏ5 膜の膜厚を１００Å、Ｙ2 Ｏ3 膜の
膜厚を３０Åとした場合、従来ｐｏｌｙ・Ｓｉ電極を下
地電極として用いた場合のＴａ2 Ｏ5 ／ｐｏｌｙ・Ｓｉ
界面に自然酸化膜としてのＳｉＯ2 膜が形成される時と
比べて静電容量が約１．７倍増加する。ここで、εt ＝
２４、εy ＝１１、ＳｉＯ2 の誘電率を３．８とした。
局所的に薄層化した薄層部２３、２４ではリーク電流が
多いが、領域Ａ，Ｂにおける局所的に厚いＹ2 Ｏ3 膜３
４、３５によりリークを防止できる。これはＹ2 Ｏ3 の
バンドギャップエネルギーが約１０ｅＶ近くあり、絶縁
体として優れているためである。
のｎ+ 拡散層を有するＳｉ基板上にゲートとしてのワー
ドラインからなるトランジスタ素子１（図１参照）と、
一方のｎ+ 拡散層に通じるコンタクトホールを有する層
間絶縁膜と、コンタクトホールに埋設されるキャパシタ
の下地電極としてのイットリウム（Ｙ）２（図２、図３
参照）と、キャパシタ絶縁膜としてのＴａ2 Ｏ5 膜３
（図２、図３参照）と、キャパシタの上部電極としての
ｐｏｌｙ・Ｓｉ膜、ビットラインとキャパシタを分離す
る層間絶縁膜とから主としてなる。以下製造方法につい
て説明する。コンタクトホールが形成された層間絶縁膜
を有するトランジスタ素子１上に、下地電極としてのイ
ットリウム（Ｙ）２をパターン形成する。この際、ター
ゲットをイットリウムメタルとしてＡｒガスを用い、Ｒ
Ｆ又はＤＣスパッタによりイットリウム電極２を形成し
た。厚さは５００〜５０００Åである。続いて、この電
極上にＴａ2 Ｏ5 の焼結ターゲット、ＡｒとＯ2 の混合
ガスを用い、ＲＦスパッタによりＴａ2 Ｏ5 膜３を形成
した。厚さは５０〜５００Åの極薄膜に設定する（図２
参照）。この際、極薄膜のＴａ2 Ｏ5 膜３では領域Ａ，
Ｂに示す部分に局所的に薄層化した薄層部２３、２４が
生じる事は避けられない。また、Ｔａ2 Ｏ5 膜３と下地
電極２との間にイットリウムの自然酸化膜であるＹ2 Ｏ
3 膜４が形成される。次に、Ｏ2 の存在下でＵＶ照射を
３００〜６００℃、１０〜１００分の条件でアニールす
るとＴａ2 Ｏ5 膜３の膜質を改善できるとともに、薄層
部２３、２４の領域Ａ，Ｂでは酸素、Ｈ2 Ｏの酸化種が
供給されやすいため、下地電極２の酸が進み、領域Ａ，
ＢにおけるＹ2 Ｏ3 膜４には、図３に示すように局所的
に厚いＹ2 Ｏ3 膜３４、３５が形成される。この際、局
所的にＹ2 Ｏ3 が厚膜化する領域Ａ，Ｂは面積的に狭い
ため、静電容量Ｃは、 Ｃ＝（Ａ・ε0 ・εt ・εy ）／（ｄy ・εt ＋ｄt ・εy ） ここで、Ａ：キャパシタ面積、εt ，εy ：Ｔａ2 Ｏ5
膜，Ｙ2 Ｏ3 膜の誘電率、 ｄt ，ｄy ：Ｔａ2 Ｏ5 膜，Ｙ2 Ｏ3 膜の膜厚 である。Ｔａ2 Ｏ5 膜の膜厚を１００Å、Ｙ2 Ｏ3 膜の
膜厚を３０Åとした場合、従来ｐｏｌｙ・Ｓｉ電極を下
地電極として用いた場合のＴａ2 Ｏ5 ／ｐｏｌｙ・Ｓｉ
界面に自然酸化膜としてのＳｉＯ2 膜が形成される時と
比べて静電容量が約１．７倍増加する。ここで、εt ＝
２４、εy ＝１１、ＳｉＯ2 の誘電率を３．８とした。
局所的に薄層化した薄層部２３、２４ではリーク電流が
多いが、領域Ａ，Ｂにおける局所的に厚いＹ2 Ｏ3 膜３
４、３５によりリークを防止できる。これはＹ2 Ｏ3 の
バンドギャップエネルギーが約１０ｅＶ近くあり、絶縁
体として優れているためである。
【０００６】実施例２ 図４に示すようにｐｏｌｙ・Ｓｉ膜１０上にイットリウ
ム（Ｙ）１１を約１００〜５００Å形成する。ｐｏｌｙ
・Ｓｉ膜１０及びイットリウム膜１１で下地電極９を構
成する。下地電極９の機械的強度、電気抵抗はｐｏｌｙ
・Ｓｉ膜１０により得ることができる。イットリウム膜
１１は極薄膜の状態とし、主に、表面形状に注目する。
イットリウム膜１１の厚さを上記第１実施例のそれに比
べて薄くすることにより、島状成長時の凹凸を利用する
ことにより表面積を広くできる。イットリウム膜１１の
成長は一般に島状成長から島の合体と進む。この合体が
生じ始めている膜厚領域では島の凹凸が残っており、こ
のため表面は凹凸に富んだ状態となっている。本実施例
ではこの状態を利用し、電極面積の実効的な増加を目的
としている。勿論、高誘電率化と耐リーク性を同時に達
成できる。続いて、図５に示すようにＴａ2 Ｏ5 膜１３
を形成する。厚さは５０〜５００Åである。続いて、ア
ニールがＯ2 の存在下でＵＶ照射を５００〜８００℃、
１０〜１００分の条件で付される。Ｔａ2 Ｏ5膜１３と
イットリウム膜１１との間に凹凸を有するＹ2 Ｏ3 膜１
２が形成される。本実施例でもＴａ2 Ｏ5 膜の膜厚を１
００Å、Ｙ2 Ｏ3 膜の膜厚を３０Åとした場合、従来ｐ
ｏｌｙ・Ｓｉ電極を下地電極として用いた場合のＴａ2
Ｏ5 ／ｐｏｌｙ・Ｓｉ界面に自然酸化膜としてのＳｉＯ
2 膜が形成される時と比べて静電容量が約１．７〜２倍
増加する。なお、本実施例ではイットリウム膜１１は極
薄膜の状態として凹凸の表面形状にしたものを示した
が、斜め真空蒸着法ではシャドウイング効果で凹凸の表
面形状を形成しても良い。
ム（Ｙ）１１を約１００〜５００Å形成する。ｐｏｌｙ
・Ｓｉ膜１０及びイットリウム膜１１で下地電極９を構
成する。下地電極９の機械的強度、電気抵抗はｐｏｌｙ
・Ｓｉ膜１０により得ることができる。イットリウム膜
１１は極薄膜の状態とし、主に、表面形状に注目する。
イットリウム膜１１の厚さを上記第１実施例のそれに比
べて薄くすることにより、島状成長時の凹凸を利用する
ことにより表面積を広くできる。イットリウム膜１１の
成長は一般に島状成長から島の合体と進む。この合体が
生じ始めている膜厚領域では島の凹凸が残っており、こ
のため表面は凹凸に富んだ状態となっている。本実施例
ではこの状態を利用し、電極面積の実効的な増加を目的
としている。勿論、高誘電率化と耐リーク性を同時に達
成できる。続いて、図５に示すようにＴａ2 Ｏ5 膜１３
を形成する。厚さは５０〜５００Åである。続いて、ア
ニールがＯ2 の存在下でＵＶ照射を５００〜８００℃、
１０〜１００分の条件で付される。Ｔａ2 Ｏ5膜１３と
イットリウム膜１１との間に凹凸を有するＹ2 Ｏ3 膜１
２が形成される。本実施例でもＴａ2 Ｏ5 膜の膜厚を１
００Å、Ｙ2 Ｏ3 膜の膜厚を３０Åとした場合、従来ｐ
ｏｌｙ・Ｓｉ電極を下地電極として用いた場合のＴａ2
Ｏ5 ／ｐｏｌｙ・Ｓｉ界面に自然酸化膜としてのＳｉＯ
2 膜が形成される時と比べて静電容量が約１．７〜２倍
増加する。なお、本実施例ではイットリウム膜１１は極
薄膜の状態として凹凸の表面形状にしたものを示した
が、斜め真空蒸着法ではシャドウイング効果で凹凸の表
面形状を形成しても良い。
【０００７】
【発明の効果】以上のようにこの発明によれば、ＤＲＡ
Ｍ等に使用されるキャパシタ形成において、下地電極材
料にイットリウム（Ｙ）、ハフニウム（Ｈｆ）の酸化物
生成自由エネルギーの低い金属を用い、それによって高
誘電率と耐リーク性を備えたキャパシタ構造を得ること
ができる効果がある。
Ｍ等に使用されるキャパシタ形成において、下地電極材
料にイットリウム（Ｙ）、ハフニウム（Ｈｆ）の酸化物
生成自由エネルギーの低い金属を用い、それによって高
誘電率と耐リーク性を備えたキャパシタ構造を得ること
ができる効果がある。
【図１】この発明の第１実施例における製造工程の第１
ステップを示す構成説明図である。
ステップを示す構成説明図である。
【図２】この発明の第１実施例における製造工程の第２
ステップを示す構成説明図である。
ステップを示す構成説明図である。
【図３】この発明の第１実施例における製造工程の第３
ステップを示す構成説明図である。
ステップを示す構成説明図である。
【図４】この発明の第２実施例における製造工程の第１
ステップを示す構成説明図である。
ステップを示す構成説明図である。
【図５】この発明の第２実施例における製造工程の第２
ステップを示す構成説明図である。
ステップを示す構成説明図である。
【図６】この発明の第２実施例における製造工程の第３
ステップを示す構成説明図である。
ステップを示す構成説明図である。
２ イットリウム電極 ３ Ｔａ2 Ｏ5 膜 ４ Ｙ2 Ｏ3 膜
Claims (10)
- 【請求項１】 キャパシタ下部電極としての下地電極
と、キャパシタ絶縁膜としての金属酸化物高誘電体膜と
を有するキャパシタを備えたＤＲＡＭ等のメモリにおい
て、 下地電極が、少なくとも、上記金属酸化物高誘電体膜よ
り低い酸化物生成自由エネルギーを有するイットリウム
（Ｙ）、ハフニウム（Ｈｆ）の金属材料から構成される
半導体装置。 - 【請求項２】 キャパシタ絶縁膜が金属酸化物高誘電体
膜としてのＴａ2 Ｏ 5 膜であり、下地電極がイットリウ
ム（Ｙ）からなる請求項１による半導体装置。 - 【請求項３】 キャパシタ絶縁膜が金属酸化物高誘電体
膜としてのＴａ2 Ｏ 5 膜であり、下地電極がハフニウム
（Ｈｆ）からなる請求項１による半導体装置。 - 【請求項４】 キャパシタ絶縁膜が金属酸化物高誘電体
膜としてのＴａ2 Ｏ 5 膜であり、下地電極が、ポリシリ
コン膜及びイットリウム（Ｙ）膜を順次積層してなる積
層膜からなる請求項１による半導体装置。 - 【請求項５】 キャパシタ絶縁膜が金属酸化物高誘電体
膜としてのＴａ2 Ｏ 5 膜であり、下地電極が、ポリシリ
コン膜及びハフニウム（Ｈｆ）膜を順次積層してなる積
層膜からなる請求項１による半導体装置。 - 【請求項６】 キャパシタ下部電極としての下地電極
と、キャパシタ絶縁膜としての金属酸化物高誘電体膜と
を有するキャパシタを備えたＤＲＡＭ等のメモリを形成
するに際して、下地電極として上記金属酸化物高誘電体
膜より低い酸化物生成自由エネルギーを有するイットリ
ウム（Ｙ）、ハフニウム（Ｈｆ）の金属材料からなる金
属膜を形成し、続いて、下地電極上に金属酸化物高誘電
体膜を形成し、その後アニールを付すことでキャパシタ
を金属酸化物高誘電体膜と下地電極との間に金属膜の自
然酸化膜であるＹ2 Ｏ3 、Ｈｆ2 Ｏ3 を有する積層構造
に構成した半導体装置の製造方法。 - 【請求項７】 キャパシタ絶縁膜が金属酸化物高誘電体
膜としてのＴａ2 Ｏ 5 膜を用い、下地電極をイットリウ
ム（Ｙ）で形成し、キャパシタをＴａ2 Ｏ5 ／Ｙ2 Ｏ3
積層構造に構成した請求項６による半導体装置の製造方
法。 - 【請求項８】 キャパシタ絶縁膜が金属酸化物高誘電体
膜としてのＴａ2 Ｏ 5 膜を用い、下地電極をハフニウム
（Ｈｆ）で形成し、キャパシタをＴａ2 Ｏ5 ／Ｈｆ2 Ｏ
3 積層構造に構成した請求項６による半導体装置の製造
方法。 - 【請求項９】 キャパシタ絶縁膜が金属酸化物高誘電体
膜としてのＴａ2 Ｏ 5 膜を用い、下地電極を、ポリシリ
コン膜及びイットリウム（Ｙ）膜を順次積層してなる積
層膜で形成し、キャパシタをＴａ2 Ｏ5 ／Ｙ2 Ｏ3 積層
構造に構成した請求項６による半導体装置の製造方法。 - 【請求項１０】 キャパシタ絶縁膜が金属酸化物高誘電
体膜としてのＴａ2Ｏ5 膜を用い、下地電極を、ポリシ
リコン膜及びハフニウム（Ｈｆ）膜を順次積層してなる
積層膜で形成し、キャパシタをＴａ2 Ｏ5 ／Ｈｆ2 Ｏ3
積層構造に構成した請求項６による半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271410A JPH05109982A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置及びその製造方法 |
| US07/881,633 US5365096A (en) | 1991-10-18 | 1992-05-12 | Thin film capacitive memory device with a high dielectric constant |
| US08/253,296 US5444011A (en) | 1991-10-18 | 1994-06-03 | Method for forming a thin film capacitive memory deivce with a high dielectric constant |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271410A JPH05109982A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109982A true JPH05109982A (ja) | 1993-04-30 |
Family
ID=17499663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271410A Pending JPH05109982A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5365096A (ja) |
| JP (1) | JPH05109982A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025257A (en) * | 1996-03-13 | 2000-02-15 | Lg Semicon Co., Ltd. | Method for preparing dielectric thin film and semiconductor device using same |
| KR20020043905A (ko) * | 2000-12-04 | 2002-06-12 | 박종섭 | 캐패시터의 제조 방법 |
| US6627939B2 (en) | 1999-12-09 | 2003-09-30 | Nec Corporation | Semiconductor device provided with a capacitor having a high-permittivity insulator film |
| US20130207171A1 (en) * | 2012-01-10 | 2013-08-15 | Elpida Memory, Inc. | Semiconductor device having capacitor including high-k dielectric |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2817645B2 (ja) * | 1995-01-25 | 1998-10-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5585998A (en) * | 1995-12-22 | 1996-12-17 | International Business Machines Corporation | Isolated sidewall capacitor with dual dielectric |
| US5712759A (en) * | 1995-12-22 | 1998-01-27 | International Business Machines Corporation | Sidewall capacitor with L-shaped dielectric |
| US5914851A (en) * | 1995-12-22 | 1999-06-22 | International Business Machines Corporation | Isolated sidewall capacitor |
| US5633781A (en) * | 1995-12-22 | 1997-05-27 | International Business Machines Corporation | Isolated sidewall capacitor having a compound plate electrode |
| US5843830A (en) * | 1996-06-26 | 1998-12-01 | Micron Technology, Inc. | Capacitor, and methods for forming a capacitor |
| DE19901210A1 (de) * | 1999-01-14 | 2000-07-27 | Siemens Ag | Halbleiterbauelement und Verfahren zu dessen Herstellung |
| KR100401525B1 (ko) * | 2001-12-28 | 2003-10-17 | 주식회사 하이닉스반도체 | 캐패시터 및 그 제조방법 |
| KR100434708B1 (ko) * | 2002-08-30 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| KR100536030B1 (ko) * | 2003-02-25 | 2005-12-12 | 삼성전자주식회사 | 반도체 장치의 커패시터 형성 방법 |
| US6849465B2 (en) * | 2003-06-20 | 2005-02-01 | Infineon Technologies Ag | Method of patterning a magnetic memory cell bottom electrode before magnetic stack deposition |
| KR100718267B1 (ko) * | 2005-03-23 | 2007-05-14 | 삼성전자주식회사 | 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법 |
| JP5076543B2 (ja) * | 2007-02-21 | 2012-11-21 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3988824A (en) * | 1972-05-22 | 1976-11-02 | Hewlett-Packard Company | Method for manufacturing thin film circuits |
| US4378460A (en) * | 1981-08-31 | 1983-03-29 | Rca Corporation | Metal electrode for amorphous silicon solar cells |
| US4423087A (en) * | 1981-12-28 | 1983-12-27 | International Business Machines Corporation | Thin film capacitor with a dual bottom electrode structure |
| JP2617457B2 (ja) * | 1985-11-29 | 1997-06-04 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| JPS6338248A (ja) * | 1986-08-04 | 1988-02-18 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US5128784A (en) * | 1989-03-23 | 1992-07-07 | Seiko Epson Corporation | Active matrix liquid crystal display device and method for production thereof |
-
1991
- 1991-10-18 JP JP3271410A patent/JPH05109982A/ja active Pending
-
1992
- 1992-05-12 US US07/881,633 patent/US5365096A/en not_active Expired - Lifetime
-
1994
- 1994-06-03 US US08/253,296 patent/US5444011A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025257A (en) * | 1996-03-13 | 2000-02-15 | Lg Semicon Co., Ltd. | Method for preparing dielectric thin film and semiconductor device using same |
| US6627939B2 (en) | 1999-12-09 | 2003-09-30 | Nec Corporation | Semiconductor device provided with a capacitor having a high-permittivity insulator film |
| KR20020043905A (ko) * | 2000-12-04 | 2002-06-12 | 박종섭 | 캐패시터의 제조 방법 |
| US20130207171A1 (en) * | 2012-01-10 | 2013-08-15 | Elpida Memory, Inc. | Semiconductor device having capacitor including high-k dielectric |
Also Published As
| Publication number | Publication date |
|---|---|
| US5365096A (en) | 1994-11-15 |
| US5444011A (en) | 1995-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05109982A (ja) | 半導体装置及びその製造方法 | |
| US6998667B2 (en) | Scalable gate and storage dielectric | |
| US7420239B2 (en) | Dielectric layer forming method and devices formed therewith | |
| US5440157A (en) | Semiconductor integrated-circuit capacitor having a carbon film electrode | |
| JP3451943B2 (ja) | 半導体素子のキャパシタ形成方法 | |
| Parker et al. | Ultrathin oxide-nitride gate dielectric MOSFET's | |
| JPS6010773A (ja) | １素子型ｆｅｔ−記憶キヤパシタ回路の形成方法 | |
| JPH05110024A (ja) | 半導体装置及びその製造方法 | |
| US20010053057A1 (en) | Capacitor with conductively doped Si-Ge alloy electrode | |
| US6235594B1 (en) | Methods of fabricating an integrated circuit device with composite oxide dielectric | |
| CN1231973C (zh) | 薄膜电容器及其制造方法 | |
| JP2788835B2 (ja) | 薄膜キャパシタおよびその製造方法 | |
| US20030020122A1 (en) | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a noble metal oxide, and integrated circuit electrodes and capacitors fabricated thereby | |
| TWI286836B (en) | Semiconductor device with transistor and capacitor and its manufacture method | |
| US5494840A (en) | Method for manufacturing DRAM memory cells having a thin metal oxide film on a thin metal film | |
| US7326988B2 (en) | Semiconductor device and method for fabricating the same | |
| JPH0563156A (ja) | 半導体装置の製造方法 | |
| KR950012555B1 (ko) | 메모리셀 캐패시터의 유전막 누설전류 개선방법 | |
| JPH02310959A (ja) | 半導体装置及びその製造方法 | |
| JPH10340994A (ja) | 半導体装置の製造方法 | |
| JPH07161934A (ja) | 半導体装置およびその製造方法 | |
| JPH06338599A (ja) | 半導体装置およびその製造方法 | |
| JPH04179265A (ja) | 半導体装置の製造方法 | |
| JP3180404B2 (ja) | 容量素子の形成方法 | |
| EP1020896A1 (en) | Integrated circuit device with composite oxide dielectric |