JPH04179265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04179265A JPH04179265A JP2307671A JP30767190A JPH04179265A JP H04179265 A JPH04179265 A JP H04179265A JP 2307671 A JP2307671 A JP 2307671A JP 30767190 A JP30767190 A JP 30767190A JP H04179265 A JPH04179265 A JP H04179265A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［′産業上の利用分野］
本発明は、半導体装置の製造方法に関し、特に１トラン
ジスタ型ランタノ＼アクセスメモリセルなとに用いられ
る容量絶縁膜の形成方法に関する。
ジスタ型ランタノ＼アクセスメモリセルなとに用いられ
る容量絶縁膜の形成方法に関する。
従来技術を第２図及び第４図（２１）〜（Ｃ・）を用い
て説明する。たとえは、第２図の様なスタック容量を有
するメモリセルを形成する場合、その容量部の形成方法
について説明する。第４［図（ａ＞−（Ｃ）は従来技術
を説明するための工程順断面図であり、第２図において
破線の円て囲−）た部分に相当する個所の工程順断面図
である。すなわち第３図（ａ）に示すように多結晶シリ
コン膜による蓄積電極３０６形成後、窒化シリコン膜３
１０ａｅＣＶＤ法により形成する。この際窒化シリコン
膜３ ］、 Ｏａは、てきる限り薄く形成する方か容量
か増して有利となるため特に高集積化か進み、４Ｍビッ
ト１１６Ｍヒッｌ−Ｄ ＲＡ Ｍめメモリセルの場合、
約５〜６ ｍ ｒｎと薄く形成しない。
て説明する。たとえは、第２図の様なスタック容量を有
するメモリセルを形成する場合、その容量部の形成方法
について説明する。第４［図（ａ＞−（Ｃ）は従来技術
を説明するための工程順断面図であり、第２図において
破線の円て囲−）た部分に相当する個所の工程順断面図
である。すなわち第３図（ａ）に示すように多結晶シリ
コン膜による蓄積電極３０６形成後、窒化シリコン膜３
１０ａｅＣＶＤ法により形成する。この際窒化シリコン
膜３ ］、 Ｏａは、てきる限り薄く形成する方か容量
か増して有利となるため特に高集積化か進み、４Ｍビッ
ト１１６Ｍヒッｌ−Ｄ ＲＡ Ｍめメモリセルの場合、
約５〜６ ｍ ｒｎと薄く形成しない。
ところか窒化シリコン膜３１０ａをＣＶＤ法によってこ
の様に薄く形成する秤竿３図（ａ ＞に示す様にビンポ
ール３１３あるいは周囲より薄いウィークスポット３１
４の密度か急増する。従って、第３図（ｂ）に示す様に
漏れ電流性＋１を改善する目的て酸素及び水素を含む雰
囲気中で酸化を行ない、酸化シリコン膜３１２を形成し
てピンポールを補修して容量絶縁膜とし、その次に第３
図（Ｃ）に示す様に、多結晶シリコン膜をＣＶ Ｉ）法
により被着することによって、容量電極３０８を被着し
て容量素子を形成していた。
の様に薄く形成する秤竿３図（ａ ＞に示す様にビンポ
ール３１３あるいは周囲より薄いウィークスポット３１
４の密度か急増する。従って、第３図（ｂ）に示す様に
漏れ電流性＋１を改善する目的て酸素及び水素を含む雰
囲気中で酸化を行ない、酸化シリコン膜３１２を形成し
てピンポールを補修して容量絶縁膜とし、その次に第３
図（Ｃ）に示す様に、多結晶シリコン膜をＣＶ Ｉ）法
により被着することによって、容量電極３０８を被着し
て容量素子を形成していた。
この従来の容量絶縁膜形成方法では、ピンポールの補修
は可能であるが、ウィークスポットのところでは容量絶
縁膜が他の部分より薄くなるため漏れ電流特性が悪い。
は可能であるが、ウィークスポットのところでは容量絶
縁膜が他の部分より薄くなるため漏れ電流特性が悪い。
また、窒化シリコン膜３１０のビンポール部には、１ゾ
い酸化シリコン膜が被着しているのでピンポールの密度
か高いと容量が低−ドしてしまう。この様な理由から結
局窒化シリコン膜３１０ａを約８ ｎ ｍ以下とするこ
とは困難であり、厚い窒化シリコン膜か使用されていな
。このなめ、単位面績あたりの容量値を増やせないため
微細化が困難であった。
い酸化シリコン膜が被着しているのでピンポールの密度
か高いと容量が低−ドしてしまう。この様な理由から結
局窒化シリコン膜３１０ａを約８ ｎ ｍ以下とするこ
とは困難であり、厚い窒化シリコン膜か使用されていな
。このなめ、単位面績あたりの容量値を増やせないため
微細化が困難であった。
本発明の半導体装置の製造方法は誘電体薄膜をピンホー
ル及びウィークスポットの発生か実用１−問題とならな
い程度に厚く形成する工程と、この誘電体薄膜を酸素を
含む雰囲気中て熱酸化し、表面を酸化膜に変える工程と
、エツチング法によりこの酸化膜を除去する工程と、薄
くなった誘電体薄膜を再び酸素を含む雰囲気中で熱酸化
し、表［ｎｊに薄い酸化シリコン膜を形成する工程とを
有する容量絶縁膜形成工程を含んでいる。
ル及びウィークスポットの発生か実用１−問題とならな
い程度に厚く形成する工程と、この誘電体薄膜を酸素を
含む雰囲気中て熱酸化し、表面を酸化膜に変える工程と
、エツチング法によりこの酸化膜を除去する工程と、薄
くなった誘電体薄膜を再び酸素を含む雰囲気中で熱酸化
し、表［ｎｊに薄い酸化シリコン膜を形成する工程とを
有する容量絶縁膜形成工程を含んでいる。
次に本発明について図面を参照して説明する。
第２図は本発明を適用して実現するスタック型容量を有
するメモリセルを示ず断面図てあり、破線の円て囲んた
容量部分の形成工程を第１図（ａ）〜（ｅ）を参照して
説明する。まず第１図（ａ＞に示すように、拡ＢＪｉ層
］、、０３１に開孔を有する層間絶縁膜１０５上に多結
晶シリコン膜による蓄積電極１０６を形成後窒化シリコ
ン膜］］−０ａをビンポール及びウィークスポットの発
生か実用ｌ−問題とならない程度に厚く（約８ｎｍ）Ｃ
ＶＤ法により形成し次に第１図（Ｉつ）に示す様にこれ
を酸素及び水蒸気を含む雰囲気中約９００°Ｃの温度に
て、熱酸化し、約４ｎｍの酸化シリコン膜１１１を形成
する。このとき窒化シリコン膜１］Ｏｂは約６ｎｍとな
っている。次に第１図（ｃ）に示す様に酸化シリコン１
模１１１をフッ酸を含む液によるウエットエッチンク°
法により除去し、次に第１図（ｄ）に示す様に再び酸素
と水蒸気を含む雰囲気中約８５０°Ｃにて熱酸化し約１
ｎｍの第２の酸１化シリコン膜］１２を形成して２層膜
構造の容量絶縁膜の形成を終る。
するメモリセルを示ず断面図てあり、破線の円て囲んた
容量部分の形成工程を第１図（ａ）〜（ｅ）を参照して
説明する。まず第１図（ａ＞に示すように、拡ＢＪｉ層
］、、０３１に開孔を有する層間絶縁膜１０５上に多結
晶シリコン膜による蓄積電極１０６を形成後窒化シリコ
ン膜］］−０ａをビンポール及びウィークスポットの発
生か実用ｌ−問題とならない程度に厚く（約８ｎｍ）Ｃ
ＶＤ法により形成し次に第１図（Ｉつ）に示す様にこれ
を酸素及び水蒸気を含む雰囲気中約９００°Ｃの温度に
て、熱酸化し、約４ｎｍの酸化シリコン膜１１１を形成
する。このとき窒化シリコン膜１］Ｏｂは約６ｎｍとな
っている。次に第１図（ｃ）に示す様に酸化シリコン１
模１１１をフッ酸を含む液によるウエットエッチンク°
法により除去し、次に第１図（ｄ）に示す様に再び酸素
と水蒸気を含む雰囲気中約８５０°Ｃにて熱酸化し約１
ｎｍの第２の酸１化シリコン膜］１２を形成して２層膜
構造の容量絶縁膜の形成を終る。
次に第１図（ｆ）に示す様に、多結晶シリコン膜をＣＶ
Ｄ法により約Ｉ Ｑ Ｑ ｎ ｍの厚さに成長させ容量
電極１０７を形成する。結局てき一トりとして約５５Ａ
の窒化シリコンｊ摸と約１０Ａの酸化シリコン膜で構成
された、酸化■υｇ換算で約４０人厚の膜でピンポール
及びウィークスポットの極め＝５− て少ない漏れ電流特性の良い容量絶縁膜を形成できる。
Ｄ法により約Ｉ Ｑ Ｑ ｎ ｍの厚さに成長させ容量
電極１０７を形成する。結局てき一トりとして約５５Ａ
の窒化シリコンｊ摸と約１０Ａの酸化シリコン膜で構成
された、酸化■υｇ換算で約４０人厚の膜でピンポール
及びウィークスポットの極め＝５− て少ない漏れ電流特性の良い容量絶縁膜を形成できる。
第３図は溝容量を有するメモリセルの断面図であり、こ
のメモリセルの形成に本発明を適用することかできる。
のメモリセルの形成に本発明を適用することかできる。
容量絶縁膜２０７を拡散Ｍ２Ｏ３１〕上に形成する点て
前述の実施例と異なるか、第１図（ａ）〜（ｅ）におい
て、蓄積電極１０６σ）代りに拡散層２０３におきかえ
れば前実施例と全く同様の工程で形成てきる。
前述の実施例と異なるか、第１図（ａ）〜（ｅ）におい
て、蓄積電極１０６σ）代りに拡散層２０３におきかえ
れば前実施例と全く同様の工程で形成てきる。
誘電体薄膜として窒化シリコンを用いた場合について説
明したが、酸化タンタルを用いることもできる。すなわ
ち、多結晶シリコン膜１０６を形成後、ＣＶＤ法により
、′丁’ａｏｘ膜を約１０ ｎ ｍ程度形成し、次にラ
ンプアニール法により、０□１気圧雰囲気中で温度的４
００℃にてアニールを行ない、表面付近に付着した酸化
タンタル膜をウェブ）・エツチング法により除去する。
明したが、酸化タンタルを用いることもできる。すなわ
ち、多結晶シリコン膜１０６を形成後、ＣＶＤ法により
、′丁’ａｏｘ膜を約１０ ｎ ｍ程度形成し、次にラ
ンプアニール法により、０□１気圧雰囲気中で温度的４
００℃にてアニールを行ない、表面付近に付着した酸化
タンタル膜をウェブ）・エツチング法により除去する。
次に再び上述の条件にて、Ｑ２雰囲気でアニールすれは
よいのである。
よいのである。
＝６−
以上説明したように本発明によれは、漏れ電流特性が良
好で、通常の方法によるも力の約３分の２の膜厚の容量
絶縁膜か形成できるなめ単位面積あたりの容量値の増大
が図られ、メモリセルめ縮小化か可能となる効果を有す
る。これにより、１、６ ＭヒッＩ〜クラスのＤＲＡＭ
も実用可能となる。
好で、通常の方法によるも力の約３分の２の膜厚の容量
絶縁膜か形成できるなめ単位面積あたりの容量値の増大
が図られ、メモリセルめ縮小化か可能となる効果を有す
る。これにより、１、６ ＭヒッＩ〜クラスのＤＲＡＭ
も実用可能となる。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順断面図、第２図および第３図は本発明により
実現されるスタック容量型メモリセルの断面図および溝
容量型２メモリセルの断面図、第４図（ａ）〜（ｃ）は
従来例の説明に使用する工程順断面図である。 １０１、．２０１．．３０１・・半導体基体、１０２゜
２０２−・・素子分離絶縁膜、１．０Ｂ、２０３ａ、２
０３ｂ・・・拡散層、］、、０．２０４・ソート線電極
、］、０５．２０５・層間絶縁膜、１０６，３０６・・
蓄積電極、１０７，２０７．３０７ 容量絶縁膜、１
０８．２０８．３０８・・・容量電極、］、］０９．２
Ｑ９−ティシッへ線電極、１１０ａ〜１ｌＯｅ。 ３１０ａ〜３１０ ｂ・・窒化シリコン膜、］コ１ ・
酸化シリコン膜、１１２・・第２の酸化シリコン膜、３
１２・酸化シリコン膜、コ−３・・ピンホール、３１４
・・・ウィークスボッＩ〜。
めの工程順断面図、第２図および第３図は本発明により
実現されるスタック容量型メモリセルの断面図および溝
容量型２メモリセルの断面図、第４図（ａ）〜（ｃ）は
従来例の説明に使用する工程順断面図である。 １０１、．２０１．．３０１・・半導体基体、１０２゜
２０２−・・素子分離絶縁膜、１．０Ｂ、２０３ａ、２
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酸化シリコン膜、１１２・・第２の酸化シリコン膜、３
１２・酸化シリコン膜、コ−３・・ピンホール、３１４
・・・ウィークスボッＩ〜。
Claims (1)
- 【特許請求の範囲】 １、誘電体薄膜形成工程と、該誘電体薄膜を酸素を含む
雰囲気中で酸化し表面に酸化膜を形成する工程と、エッ
チング法により該酸化膜を除去する工程と、再び酸素を
含む雰囲気中で酸化し、酸化膜を形成する工程とを有す
る容量絶縁膜形成工程を含むことを特徴とする半導体装
置の製造方法。 ２、誘電体薄膜は窒化シリコン膜である請求項１記載の
半導体装置の製造方法。 ３、誘電体薄膜は酸化タンタル膜である請求項１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307671A JPH04179265A (ja) | 1990-11-14 | 1990-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307671A JPH04179265A (ja) | 1990-11-14 | 1990-11-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04179265A true JPH04179265A (ja) | 1992-06-25 |
Family
ID=17971840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307671A Pending JPH04179265A (ja) | 1990-11-14 | 1990-11-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04179265A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608249A (en) * | 1995-11-16 | 1997-03-04 | Micron Technology, Inc. | Reduced area storage node junction |
| WO2000024049A1 (en) * | 1998-10-19 | 2000-04-27 | Applied Materials, Inc. | Method of oxidizing a substrate in the presence of nitride and oxynitride films |
| US6096619A (en) * | 1994-03-01 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device comprising a capacitor with an intrinsic polysilicon electrode |
| JP2007294949A (ja) * | 1999-01-08 | 2007-11-08 | Toshiba Corp | 半導体装置 |
| JP2011014688A (ja) * | 2009-07-01 | 2011-01-20 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
-
1990
- 1990-11-14 JP JP2307671A patent/JPH04179265A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6096619A (en) * | 1994-03-01 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device comprising a capacitor with an intrinsic polysilicon electrode |
| US5608249A (en) * | 1995-11-16 | 1997-03-04 | Micron Technology, Inc. | Reduced area storage node junction |
| US6194756B1 (en) | 1995-11-16 | 2001-02-27 | Micron Technology, Inc. | Structure for isolating a junction from an adjacent isolation structure |
| US6271071B1 (en) | 1995-11-16 | 2001-08-07 | Micron Technology, Inc. | Fabrication process for reduced area storage node junction |
| US6300188B1 (en) | 1995-11-16 | 2001-10-09 | Micron Technology, Inc. | Fabrication process for reduced area storage node junction |
| US6448603B2 (en) | 1995-11-16 | 2002-09-10 | Micron Technology, Inc. | Reduced area storage node junction and fabrication process |
| WO2000024049A1 (en) * | 1998-10-19 | 2000-04-27 | Applied Materials, Inc. | Method of oxidizing a substrate in the presence of nitride and oxynitride films |
| JP2007294949A (ja) * | 1999-01-08 | 2007-11-08 | Toshiba Corp | 半導体装置 |
| JP2011014688A (ja) * | 2009-07-01 | 2011-01-20 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
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