JPH05110031A - ダイナミツクｒａｍ - Google Patents
ダイナミツクｒａｍInfo
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- JPH05110031A JPH05110031A JP3296238A JP29623891A JPH05110031A JP H05110031 A JPH05110031 A JP H05110031A JP 3296238 A JP3296238 A JP 3296238A JP 29623891 A JP29623891 A JP 29623891A JP H05110031 A JPH05110031 A JP H05110031A
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Abstract
(57)【要約】
【目的】 ダイナミックＲＡＭにおけるシリコンとシリ
コン酸化膜の界面準位を回復させ、リーク電流の低減や
データ保持特性を向上させる。 【構成】 ビット線１４のコンタクトホール１３の側壁
において、水素の侵入を防止するシリコン窒化膜１０に
対して、例えばサイドエッチングによって間隙部１１を
形成する。この間隙部１１では下層の層間絶縁膜５と上
層のＢＰＳＧ膜１２が直接接触し、当該間隙部１１を介
して水素が通過し、シリコン基板１とフィールド酸化膜
２の間等における界面準位が回復する。
コン酸化膜の界面準位を回復させ、リーク電流の低減や
データ保持特性を向上させる。 【構成】 ビット線１４のコンタクトホール１３の側壁
において、水素の侵入を防止するシリコン窒化膜１０に
対して、例えばサイドエッチングによって間隙部１１を
形成する。この間隙部１１では下層の層間絶縁膜５と上
層のＢＰＳＧ膜１２が直接接触し、当該間隙部１１を介
して水素が通過し、シリコン基板１とフィールド酸化膜
２の間等における界面準位が回復する。
Description
【０００１】
【産業上の利用分野】本発明は全面をシリコン窒化膜が
覆う構造のダイナミックＲＡＭ（ＤＲＡＭ）に関する。
覆う構造のダイナミックＲＡＭ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】集積度の極めて高いダイナミックＲＡＭ
を製造するため、その多層配線化や３次元化が進められ
ており、複数のメモリセルを高密度で配列させたメモリ
セル部において特に垂直方向の集積化が進められてい
る。
を製造するため、その多層配線化や３次元化が進められ
ており、複数のメモリセルを高密度で配列させたメモリ
セル部において特に垂直方向の集積化が進められてい
る。
【０００３】ところで、一般に、ダイナミックＲＡＭで
は、メモリセルを配列させたメモリセル部の他に、セン
スアンプ、入出力回路、デコーダ等の如き周辺回路を形
成した周辺回路部が該メモリセル部と同一のシリコン基
板などの半導体基板上に形成される。
は、メモリセルを配列させたメモリセル部の他に、セン
スアンプ、入出力回路、デコーダ等の如き周辺回路を形
成した周辺回路部が該メモリセル部と同一のシリコン基
板などの半導体基板上に形成される。
【０００４】この周辺回路部では、記憶用の容量が形成
されることはなく、主にトランジスタが能動素子として
形成される。このため周辺回路部はメモリセル部に比べ
て形成される層の数が少なくなり、平坦化のためにメモ
リセル部の表面に形成されるリフロー用のＢＰＳＧ膜
は、逆に周辺回路部においてコンタクトホールの垂直段
差を高めてしまうことになる。
されることはなく、主にトランジスタが能動素子として
形成される。このため周辺回路部はメモリセル部に比べ
て形成される層の数が少なくなり、平坦化のためにメモ
リセル部の表面に形成されるリフロー用のＢＰＳＧ膜
は、逆に周辺回路部においてコンタクトホールの垂直段
差を高めてしまうことになる。
【０００５】そこで、周辺回路部のＢＰＳＧ膜をウェッ
トエッチングによって除去するために、ＢＰＳＧ膜の下
地にシリコン窒化膜を低圧ＣＶＤ法などにより形成する
ことが行われている。このシリコン窒化膜をエッチング
のストッパーとするウェットエッチングにより、ＢＰＳ
Ｇ膜の膜厚が周辺回路部側で減らされ、その結果、周辺
回路部におけるアルミニューム系配線層のコンタクト部
でのカバレージが確保される。
トエッチングによって除去するために、ＢＰＳＧ膜の下
地にシリコン窒化膜を低圧ＣＶＤ法などにより形成する
ことが行われている。このシリコン窒化膜をエッチング
のストッパーとするウェットエッチングにより、ＢＰＳ
Ｇ膜の膜厚が周辺回路部側で減らされ、その結果、周辺
回路部におけるアルミニューム系配線層のコンタクト部
でのカバレージが確保される。
【０００６】
【発明が解決しようとする課題】ＢＰＳＧ膜の下地に形
成されるシリコン窒化膜は、基板の全面に亘り周辺回路
部のみならずメモリセル部にも形成される。
成されるシリコン窒化膜は、基板の全面に亘り周辺回路
部のみならずメモリセル部にも形成される。
【０００７】ところが、このシリコン窒化膜は、非常に
緻密な膜であり、素子形成領域の全面を覆うため、水素
化アニール処理を施しても、水素がシリコンとシリコン
酸化膜の界面に到達せず、その界面準位の回復ができな
いことになる。
緻密な膜であり、素子形成領域の全面を覆うため、水素
化アニール処理を施しても、水素がシリコンとシリコン
酸化膜の界面に到達せず、その界面準位の回復ができな
いことになる。
【０００８】界面準位の回復ができない時では、拡散層
からシリコン基板への接合リーク電流のレベルが大きく
なり、ダイナミックＲＡＭのデータ保持特性も悪化す
る。
からシリコン基板への接合リーク電流のレベルが大きく
なり、ダイナミックＲＡＭのデータ保持特性も悪化す
る。
【０００９】そこで、本発明は上述の技術的な課題に鑑
み、界面準位の回復がなされることで、データ保持特性
の劣化や接合リーク電流の増大を抑制したダイナミック
ＲＡＭの提供を目的とする。
み、界面準位の回復がなされることで、データ保持特性
の劣化や接合リーク電流の増大を抑制したダイナミック
ＲＡＭの提供を目的とする。
【００１０】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明のダイナミックＲＡＭは、ＭＯＳトランジ
スタからなるアクセストランジスタと共にデータの記憶
用の容量をそれぞれ有する複数のメモリセルを半導体基
板上に形成し、該半導体基板に形成された前記ＭＯＳト
ランジスタの拡散層にビット線が接続する構造のダイナ
ミックＲＡＭにおいて、前記ＭＯＳトランジスタを被覆
する層間絶縁膜に形成された前記ビット線のコンタクト
ホールの側壁に、シリコン窒化膜の間隙部を設けた構造
とされることを特徴とする。
めに、本発明のダイナミックＲＡＭは、ＭＯＳトランジ
スタからなるアクセストランジスタと共にデータの記憶
用の容量をそれぞれ有する複数のメモリセルを半導体基
板上に形成し、該半導体基板に形成された前記ＭＯＳト
ランジスタの拡散層にビット線が接続する構造のダイナ
ミックＲＡＭにおいて、前記ＭＯＳトランジスタを被覆
する層間絶縁膜に形成された前記ビット線のコンタクト
ホールの側壁に、シリコン窒化膜の間隙部を設けた構造
とされることを特徴とする。
【００１１】そのシリコン窒化膜の間隙部を設けた構造
とするために、本発明のダイナミックＲＡＭでは、コン
タクトホールの開口後にコンタクトホールの側壁に臨ん
だシリコン窒化膜の断面側から、サイドエッチングによ
って該断面を削り、シリコン窒化膜をコンタクトホール
から後退させ、その後にリフロー膜で削った部分を被覆
するようにすることができる。
とするために、本発明のダイナミックＲＡＭでは、コン
タクトホールの開口後にコンタクトホールの側壁に臨ん
だシリコン窒化膜の断面側から、サイドエッチングによ
って該断面を削り、シリコン窒化膜をコンタクトホール
から後退させ、その後にリフロー膜で削った部分を被覆
するようにすることができる。
【００１２】
【作用】コンタクトホール内には、通常ポリシリコン層
の如き配線層が形成されるが、この配線層は水素の拡散
を阻止する層として機能する。本発明では、コンタクト
ホールの側壁にシリコン窒化膜の間隙部を設ける構造と
することで、その配線層とシリコン窒化膜の間では絶縁
膜が上下層で直接接触し、アニール時の雰囲気中の水素
はその間隙を通過してシリコンとシリコン酸化膜の界面
に至る。このため界面準位が回復する。
の如き配線層が形成されるが、この配線層は水素の拡散
を阻止する層として機能する。本発明では、コンタクト
ホールの側壁にシリコン窒化膜の間隙部を設ける構造と
することで、その配線層とシリコン窒化膜の間では絶縁
膜が上下層で直接接触し、アニール時の雰囲気中の水素
はその間隙を通過してシリコンとシリコン酸化膜の界面
に至る。このため界面準位が回復する。
【００１３】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。
説明する。
【００１４】本実施例は折り返しビット線構造のスタッ
ク型キャパシタを有するダイナミックＲＡＭの例であ
り、図１に示すメモリセル部の構造を有する。
ク型キャパシタを有するダイナミックＲＡＭの例であ
り、図１に示すメモリセル部の構造を有する。
【００１５】ｐ型のシリコン基板１上には、選択酸化法
により形成されたフィールド酸化膜２が形成され、フィ
ールド酸化膜２に平面上囲まれた素子形成領域上に図示
しないゲート絶縁膜を介してゲート電極３が形成され
る。このゲート電極３はワード線であり、例えばポリシ
リコン層やポリサイド構造からなる。そのゲート電極３
とセルフアラインで不純物を拡散させたｎ+ 型の拡散層
４ａ，４ｂが基板表面に形成される。拡散層４ａが一対
のメモリセルで共通のビット線側のコンタクト部とさ
れ、拡散層４ｂが各メモリセル固有の記憶ノードとされ
る。
により形成されたフィールド酸化膜２が形成され、フィ
ールド酸化膜２に平面上囲まれた素子形成領域上に図示
しないゲート絶縁膜を介してゲート電極３が形成され
る。このゲート電極３はワード線であり、例えばポリシ
リコン層やポリサイド構造からなる。そのゲート電極３
とセルフアラインで不純物を拡散させたｎ+ 型の拡散層
４ａ，４ｂが基板表面に形成される。拡散層４ａが一対
のメモリセルで共通のビット線側のコンタクト部とさ
れ、拡散層４ｂが各メモリセル固有の記憶ノードとされ
る。
【００１６】ゲート電極３は層間絶縁膜５に被覆され
る。この層間絶縁膜５はシリコン酸化膜であり、水素を
通過させ得る。拡散層４ｂ上には、層間絶縁膜５を開口
したコンタクトホール６が形成され、このコンタクトホ
ール６の底部の拡散層４ｂに接続するようにスタック型
キャパシタの記憶ノード側の下部電極層７が形成され
る。この下部電極層７は第２層目のポリシリコン層によ
り構成され、電荷の形で記憶すべき内容が保持される。
断面上、下部電極層７は、拡散層４ｂとの接続部分から
ゲート電極３の層間絶縁膜５上にまで延在されるパター
ンとされ、平面上、メモリセル毎に分離される。
る。この層間絶縁膜５はシリコン酸化膜であり、水素を
通過させ得る。拡散層４ｂ上には、層間絶縁膜５を開口
したコンタクトホール６が形成され、このコンタクトホ
ール６の底部の拡散層４ｂに接続するようにスタック型
キャパシタの記憶ノード側の下部電極層７が形成され
る。この下部電極層７は第２層目のポリシリコン層によ
り構成され、電荷の形で記憶すべき内容が保持される。
断面上、下部電極層７は、拡散層４ｂとの接続部分から
ゲート電極３の層間絶縁膜５上にまで延在されるパター
ンとされ、平面上、メモリセル毎に分離される。
【００１７】この下部電極層７上には、シリコン窒化膜
を有する誘電体膜８が形成される。この誘電体膜８上に
は第３層目のポリシリコン層からなるプレート電極層９
が形成され、誘電体膜８を挟んで対向するプレート電極
層９と下部電極層７によってキャパシタが構成される。
を有する誘電体膜８が形成される。この誘電体膜８上に
は第３層目のポリシリコン層からなるプレート電極層９
が形成され、誘電体膜８を挟んで対向するプレート電極
層９と下部電極層７によってキャパシタが構成される。
【００１８】このスタック型キャパシタとＭＯＳトラン
ジスタは、段差の緩和のためにリフロー膜であるＢＰＳ
Ｇ膜１２に被覆されることになるが、本実施例のダイナ
ミックＲＡＭでは、そのＢＰＳＧ膜１２の下地膜として
シリコン窒化膜１０が低圧ＣＶＤ法により形成される。
このシリコン窒化膜１０は、図示しない周辺回路部側で
ＢＰＳＧ膜１２を選択的に除去する時のエッチングのス
トッパーとして機能する膜であり、緻密な組成を有する
ために水素などの透過も阻止する膜である。本実施例で
は、このシリコン窒化膜１０に、ビット線のコンタクト
ホール１３の側壁側でサイドエッチングにより形成され
た間隙部１１を有し、シリコン窒化膜１０上のＢＰＳＧ
膜１２とシリコン窒化膜１０の下層の層間絶縁膜５が、
当該間隙部１１で直接に接する。このためシリコン窒化
膜１０の他の部分では水素の透過ができないが、間隙部
１１では水素の通過が可能であり、水素化アニール時の
雰囲気中の水素がＢＰＳＧ膜１２から拡散し、結局、該
間隙部１１を通過した水素が界面準位の回復に寄与する
ことなる。
ジスタは、段差の緩和のためにリフロー膜であるＢＰＳ
Ｇ膜１２に被覆されることになるが、本実施例のダイナ
ミックＲＡＭでは、そのＢＰＳＧ膜１２の下地膜として
シリコン窒化膜１０が低圧ＣＶＤ法により形成される。
このシリコン窒化膜１０は、図示しない周辺回路部側で
ＢＰＳＧ膜１２を選択的に除去する時のエッチングのス
トッパーとして機能する膜であり、緻密な組成を有する
ために水素などの透過も阻止する膜である。本実施例で
は、このシリコン窒化膜１０に、ビット線のコンタクト
ホール１３の側壁側でサイドエッチングにより形成され
た間隙部１１を有し、シリコン窒化膜１０上のＢＰＳＧ
膜１２とシリコン窒化膜１０の下層の層間絶縁膜５が、
当該間隙部１１で直接に接する。このためシリコン窒化
膜１０の他の部分では水素の透過ができないが、間隙部
１１では水素の通過が可能であり、水素化アニール時の
雰囲気中の水素がＢＰＳＧ膜１２から拡散し、結局、該
間隙部１１を通過した水素が界面準位の回復に寄与する
ことなる。
【００１９】ビット線のコンタクトホール１３は、ポリ
シリコン層からなるビット線１４をＭＯＳトランジスタ
の拡散層４ａに接続させるための孔であり、前記ＢＰＳ
Ｇ膜１２をリフローさせた側壁を有する。このリフロー
により、前記間隙部１１はサイドエッチングの後に完全
に絶縁膜で埋められる。ビット線１４は拡散層４ａの表
面でコンタクトホールする。ビット線１４がポリシリコ
ン層である場合、ポリシリコン層も水素の拡散を阻止す
るが、本実施例では、前記間隙部１１がビット線１４と
シリコン窒化膜１０の間に形成されるため、水素は該間
隙部１１を通ってシリコンとシリコン酸化膜の界面に到
達する。ビット線１４の下部には、シリコン窒化膜１５
が形成されるが、ビット線１４のワード線の延長方向と
略垂直な方向を長手方向とするパターニングの際に、シ
リコン窒化膜１５も同時に削られ、シリコン窒化膜１５
は基板の全面を覆うものとはならない。なお、ビット線
１４はポリサイド構造であっても良い。
シリコン層からなるビット線１４をＭＯＳトランジスタ
の拡散層４ａに接続させるための孔であり、前記ＢＰＳ
Ｇ膜１２をリフローさせた側壁を有する。このリフロー
により、前記間隙部１１はサイドエッチングの後に完全
に絶縁膜で埋められる。ビット線１４は拡散層４ａの表
面でコンタクトホールする。ビット線１４がポリシリコ
ン層である場合、ポリシリコン層も水素の拡散を阻止す
るが、本実施例では、前記間隙部１１がビット線１４と
シリコン窒化膜１０の間に形成されるため、水素は該間
隙部１１を通ってシリコンとシリコン酸化膜の界面に到
達する。ビット線１４の下部には、シリコン窒化膜１５
が形成されるが、ビット線１４のワード線の延長方向と
略垂直な方向を長手方向とするパターニングの際に、シ
リコン窒化膜１５も同時に削られ、シリコン窒化膜１５
は基板の全面を覆うものとはならない。なお、ビット線
１４はポリサイド構造であっても良い。
【００２０】ビット線１４上には、第２層目のＢＰＳＧ
膜１６が全面に形成され、そのＢＰＳＧ膜１６上に、シ
ャント用や給電用のアルミニューム系配線層１７を所要
のパターンで形成される。このアルミニューム系配線層
１７は全面に形成された表面保護用のプラズマシリコン
窒化膜１８に被覆される。このプラズマシリコン窒化膜
１８はプラズマＣＶＤ法より形成され、水素を含有する
ため、水素の拡散源としても機能する。
膜１６が全面に形成され、そのＢＰＳＧ膜１６上に、シ
ャント用や給電用のアルミニューム系配線層１７を所要
のパターンで形成される。このアルミニューム系配線層
１７は全面に形成された表面保護用のプラズマシリコン
窒化膜１８に被覆される。このプラズマシリコン窒化膜
１８はプラズマＣＶＤ法より形成され、水素を含有する
ため、水素の拡散源としても機能する。
【００２１】概ね以上の如き構造を有する本実施例のダ
イナミックＲＡＭは、シリコン窒化膜１０のコンタクト
ホール１３の側壁に形成された間隙部１１によって、該
シリコン窒化膜１０がコンタクトホール１３の側壁に臨
まない構造とされる。このため間隙部１１を介して水素
が通過し、その水素がフィールド酸化膜２とシリコン基
板１の界面や図示しないゲート絶縁膜とシリコン基板の
界面等における界面準位の回復に寄与することになる。
このため接合リーク電流の低減が可能となり、データ保
持特性の劣化も防止されることになる。
イナミックＲＡＭは、シリコン窒化膜１０のコンタクト
ホール１３の側壁に形成された間隙部１１によって、該
シリコン窒化膜１０がコンタクトホール１３の側壁に臨
まない構造とされる。このため間隙部１１を介して水素
が通過し、その水素がフィールド酸化膜２とシリコン基
板１の界面や図示しないゲート絶縁膜とシリコン基板の
界面等における界面準位の回復に寄与することになる。
このため接合リーク電流の低減が可能となり、データ保
持特性の劣化も防止されることになる。
【００２２】次に、水素原子を通過させるための間隙部
１１の作製方法について、図２及び図３を参照しながら
説明する。
１１の作製方法について、図２及び図３を参照しながら
説明する。
【００２３】まず、通常の工程に従って、シリコン基板
１上にフィールド酸化膜２を形成し、フィールド酸化膜
２に囲まれた素子形成領域に、所要のパターンでゲート
電極３を形成した後、ゲート電極３とセルフアラインで
拡散層４ａ，４ｂを形成し、さらにシリコン酸化膜から
なる層間絶縁膜５をゲート電極３等を被覆するように形
成する。
１上にフィールド酸化膜２を形成し、フィールド酸化膜
２に囲まれた素子形成領域に、所要のパターンでゲート
電極３を形成した後、ゲート電極３とセルフアラインで
拡散層４ａ，４ｂを形成し、さらにシリコン酸化膜から
なる層間絶縁膜５をゲート電極３等を被覆するように形
成する。
【００２４】次いで、拡散層４ｂ上の層間絶縁膜５を開
口してコンタクトホール６を形成し、そのコンタクトホ
ール６で該拡散層４ｂに接続するような下部電極層７を
形成する。その下部電極層７はセル毎のパターンを有
し、ビット線のコンタクト側には、ゲート電極３上で終
端するパターンを有する。この下部電極層７上には、誘
電体膜８が形成され、その誘電体膜８上にはプレート電
極層９が形成される。
口してコンタクトホール６を形成し、そのコンタクトホ
ール６で該拡散層４ｂに接続するような下部電極層７を
形成する。その下部電極層７はセル毎のパターンを有
し、ビット線のコンタクト側には、ゲート電極３上で終
端するパターンを有する。この下部電極層７上には、誘
電体膜８が形成され、その誘電体膜８上にはプレート電
極層９が形成される。
【００２５】そして、そのプレート電極層９上には、周
辺回路部のＢＰＳＧ膜１２のエッチングのストッパーと
して機能するシリコン窒化膜１０が全面に低圧ＣＶＤ法
により形成される。この段階で拡散層４ａ上にもシリコ
ン窒化膜１０が層間絶縁膜５上で被着する。
辺回路部のＢＰＳＧ膜１２のエッチングのストッパーと
して機能するシリコン窒化膜１０が全面に低圧ＣＶＤ法
により形成される。この段階で拡散層４ａ上にもシリコ
ン窒化膜１０が層間絶縁膜５上で被着する。
【００２６】シリコン窒化膜１０の形成後、全面にＢＰ
ＳＧ膜１２が形成される。このＢＰＳＧ膜１２はリフロ
ー膜であり、その熱流動性によってメモリセル部のコン
タクトホールの段差緩和等に寄与するが、周辺回路部で
は逆に垂直段差が厳しくなるので、周辺回路部側ではシ
リコン窒化膜１０をウェットエッチングのストッパーと
しながら除去される。
ＳＧ膜１２が形成される。このＢＰＳＧ膜１２はリフロ
ー膜であり、その熱流動性によってメモリセル部のコン
タクトホールの段差緩和等に寄与するが、周辺回路部で
は逆に垂直段差が厳しくなるので、周辺回路部側ではシ
リコン窒化膜１０をウェットエッチングのストッパーと
しながら除去される。
【００２７】ＢＰＳＧ膜１２の形成後、メモリセル部で
は、図２に示すようなビット線のコンタクトのためのコ
ンタクトホール１３が形成される。このコンタクトホー
ル１３は、初めに、ＲＩＥ等による異方性エッチングに
よって進められ、基板主面に垂直な側壁２１を有する。
底部では、一対のメモリセルで共通の拡散層４ａの表面
が露出する。
は、図２に示すようなビット線のコンタクトのためのコ
ンタクトホール１３が形成される。このコンタクトホー
ル１３は、初めに、ＲＩＥ等による異方性エッチングに
よって進められ、基板主面に垂直な側壁２１を有する。
底部では、一対のメモリセルで共通の拡散層４ａの表面
が露出する。
【００２８】通常の工程では、異方性エッチングによる
コンタクトホール１３の開口が行われた後、リフロー工
程となるが、本実施例のダイナミックＲＡＭを作製する
ためには、リフロー工程の前に、間隙部１１を形成する
ためのサイドエッチングが行われる。このサイドエッチ
ングは、緻密な膜質のシリコン窒化膜１０をその側壁２
１側から徐々にプラズマエッチングによって後退させる
ことで進められ、シリコン窒化膜１０の後退した部分が
水素の通り路となる間隙部１１となる。
コンタクトホール１３の開口が行われた後、リフロー工
程となるが、本実施例のダイナミックＲＡＭを作製する
ためには、リフロー工程の前に、間隙部１１を形成する
ためのサイドエッチングが行われる。このサイドエッチ
ングは、緻密な膜質のシリコン窒化膜１０をその側壁２
１側から徐々にプラズマエッチングによって後退させる
ことで進められ、シリコン窒化膜１０の後退した部分が
水素の通り路となる間隙部１１となる。
【００２９】間隙部１１の形成後、ＢＰＳＧ膜１２のリ
フローがなされる。このリフローによってＢＰＳＧ膜１
２の一部が前記サイドエッチングによって削られた間隙
部１１を埋め、同時にビット線のコンタクトホール１３
の角部もなだらかな曲線を描く形状に変化させる。
フローがなされる。このリフローによってＢＰＳＧ膜１
２の一部が前記サイドエッチングによって削られた間隙
部１１を埋め、同時にビット線のコンタクトホール１３
の角部もなだらかな曲線を描く形状に変化させる。
【００３０】以下、ビット線の配線や層間絶縁膜の形成
等を行い、また、水素雰囲気によるアニール処理を行
う。この水素化アニール処理の際、シリコン窒化膜１０
の間隙部１１で水素を通過させ、シリコン−シリコン酸
化膜の界面に水素を到達させ、その界面準位を回復させ
る。従って、本実施例のダイナミックＲＡＭは、界面準
位の回復により、接合リーク電流の低減が可能となり、
データ保持特性の劣化も防止されることになる。
等を行い、また、水素雰囲気によるアニール処理を行
う。この水素化アニール処理の際、シリコン窒化膜１０
の間隙部１１で水素を通過させ、シリコン−シリコン酸
化膜の界面に水素を到達させ、その界面準位を回復させ
る。従って、本実施例のダイナミックＲＡＭは、界面準
位の回復により、接合リーク電流の低減が可能となり、
データ保持特性の劣化も防止されることになる。
【００３１】また、前記間隙部１１の形成のために、プ
ラズマエッチング以外の特別な工程は不要であり、大幅
な工程数の増加を伴わないために、歩留りの低下も発生
しない。
ラズマエッチング以外の特別な工程は不要であり、大幅
な工程数の増加を伴わないために、歩留りの低下も発生
しない。
【００３２】
【発明の効果】本発明のダイナミックＲＡＭは、ビット
線のコンタクトホールの側壁に、水素の透過を阻止する
シリコン窒化膜の間隙部が形成される構造とされる。こ
のため水素がシリコン−シリコン酸化膜の界面に到達し
て、界面準位の回復が可能であり、従って、接合リーク
電流の低減やデータ保持特性の劣化を防止できる。ま
た、そのプロセス上も大幅な工程の増加を伴わないた
め、本発明のダイナミックＲＡＭはその生産上のコスト
も低減できる。
線のコンタクトホールの側壁に、水素の透過を阻止する
シリコン窒化膜の間隙部が形成される構造とされる。こ
のため水素がシリコン−シリコン酸化膜の界面に到達し
て、界面準位の回復が可能であり、従って、接合リーク
電流の低減やデータ保持特性の劣化を防止できる。ま
た、そのプロセス上も大幅な工程の増加を伴わないた
め、本発明のダイナミックＲＡＭはその生産上のコスト
も低減できる。
【図１】本発明のダイナミックＲＡＭの一実施例の要部
構造を示す断面図である。
構造を示す断面図である。
【図２】本発明のダイナミックＲＡＭの一実施例の製造
工程におけるコンタクトホールの開口工程までの工程断
面図である。
工程におけるコンタクトホールの開口工程までの工程断
面図である。
【図３】本発明のダイナミックＲＡＭの一実施例の製造
工程におけるリフロー工程までの工程断面図である。
工程におけるリフロー工程までの工程断面図である。
１…シリコン基板 ２…フィールド酸化膜 ３…ゲート電極 ４ａ，４ｂ…拡散層 ５…層間絶縁膜 ６…コンタクトホール ７…下部電極層 ８…誘電体膜 ９…プレート電極層 １０…シリコン窒化膜 １１…間隙部 １２…ＢＰＳＧ膜 １３…コンタクトホール １４…ビット線 １５…シリコン窒化膜 １７…アルミニューム系配線層 １８…プラズマシリコン窒化膜
Claims (1)
- 【請求項１】 ＭＯＳトランジスタからなるアクセスト
ランジスタと共にデータの記憶用の容量をそれぞれ有す
る複数のメモリセルを半導体基板上に形成し、該半導体
基板に形成された前記ＭＯＳトランジスタの拡散層にビ
ット線が接続する構造のダイナミックＲＡＭにおいて、 前記ＭＯＳトランジスタを被覆する層間絶縁膜に形成さ
れた前記ビット線のコンタクトホールの側壁に、シリコ
ン窒化膜の間隙部を設けた構造とされることを特徴とす
るダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296238A JPH05110031A (ja) | 1991-10-16 | 1991-10-16 | ダイナミツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296238A JPH05110031A (ja) | 1991-10-16 | 1991-10-16 | ダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110031A true JPH05110031A (ja) | 1993-04-30 |
Family
ID=17830974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3296238A Withdrawn JPH05110031A (ja) | 1991-10-16 | 1991-10-16 | ダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110031A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09199680A (ja) * | 1996-01-17 | 1997-07-31 | Nec Corp | 半導体装置およびその製造方法 |
| US6258640B1 (en) | 1998-07-14 | 2001-07-10 | Nec Corporation | Semiconductor device manufacturing method |
| US6337514B1 (en) | 1997-12-19 | 2002-01-08 | Nec Corporation | Semiconductor integrated circuit device effectively decreased in surface state regardless of non-permeable layer for chemical species against surface state and process for fabricating thereof |
| JP2007091347A (ja) * | 2005-09-26 | 2007-04-12 | Fuji Xerox Co Ltd | プリンタ装置 |
-
1991
- 1991-10-16 JP JP3296238A patent/JPH05110031A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09199680A (ja) * | 1996-01-17 | 1997-07-31 | Nec Corp | 半導体装置およびその製造方法 |
| US6337514B1 (en) | 1997-12-19 | 2002-01-08 | Nec Corporation | Semiconductor integrated circuit device effectively decreased in surface state regardless of non-permeable layer for chemical species against surface state and process for fabricating thereof |
| US6258640B1 (en) | 1998-07-14 | 2001-07-10 | Nec Corporation | Semiconductor device manufacturing method |
| JP2007091347A (ja) * | 2005-09-26 | 2007-04-12 | Fuji Xerox Co Ltd | プリンタ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |