JPH09199680A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09199680A JPH09199680A JP8005494A JP549496A JPH09199680A JP H09199680 A JPH09199680 A JP H09199680A JP 8005494 A JP8005494 A JP 8005494A JP 549496 A JP549496 A JP 549496A JP H09199680 A JPH09199680 A JP H09199680A
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- H10B12/03—Making the capacitor or connections thereto
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【課題】水素雰囲気中での熱処理効果が小さい為、容量
素子にホールド不良が発生し製造歩留り及び信頼性が低
下する。 【解決手段】層間絶縁膜を酸化膜（ＢＰＳＧ膜５とＣＶ
Ｄ酸化膜６）で形成し、ストレージ電極２０を構成する
周辺部１２Ａを形成する為のエッチングをＣＶＤ酸化膜
６をストッパーとして行なう。
素子にホールド不良が発生し製造歩留り及び信頼性が低
下する。 【解決手段】層間絶縁膜を酸化膜（ＢＰＳＧ膜５とＣＶ
Ｄ酸化膜６）で形成し、ストレージ電極２０を構成する
周辺部１２Ａを形成する為のエッチングをＣＶＤ酸化膜
６をストッパーとして行なう。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にＤＲＡＭ等のメモリ素子を有す
る半導体装置およびその製造方法に関する。
の製造方法に関し、特にＤＲＡＭ等のメモリ素子を有す
る半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴ないＤＲＡＭ
等の半導体メモリにおいては容量素子の面積の縮小化が
図られてきている。この面積の減少に伴う容量の減少対
策として、従来の２次元的スタック構造から３次元的な
スタック構造のものが提案されている。３次元的スタッ
ク構造の容量素子のうち、筒状（シリンダ形）の電極を
用いるものは筒の外面のみでなくその内面も利用できる
為、容量を大幅に増加させることができる。更に容量を
増加させるものとして、柱状の主部とこの主部の底面部
で連結する筒状の外周部を有する容量素子が例えば特開
平６−３７２７１号公報や特開平５−２１８３３３号公
報に記載されている。以下これらの従来例について図面
を用いて説明する。
等の半導体メモリにおいては容量素子の面積の縮小化が
図られてきている。この面積の減少に伴う容量の減少対
策として、従来の２次元的スタック構造から３次元的な
スタック構造のものが提案されている。３次元的スタッ
ク構造の容量素子のうち、筒状（シリンダ形）の電極を
用いるものは筒の外面のみでなくその内面も利用できる
為、容量を大幅に増加させることができる。更に容量を
増加させるものとして、柱状の主部とこの主部の底面部
で連結する筒状の外周部を有する容量素子が例えば特開
平６−３７２７１号公報や特開平５−２１８３３３号公
報に記載されている。以下これらの従来例について図面
を用いて説明する。
【０００３】図５（ａ）〜（ｃ）は第１の従来例（特開
平６−３７２７１号公報）を説明する為の工程順に示し
た半導体チップの断面図である。
平６−３７２７１号公報）を説明する為の工程順に示し
た半導体チップの断面図である。
【０００４】まず図５（ａ）に示すように、シリコン
（Ｓｉ）基板１上にフィールド酸化膜２を形成したのち
ゲート酸化膜を介してポリシリコン膜やシリサイド膜か
らなるゲート電極３と、ヒ素（Ａｓ）やリン（Ｐ）のイ
オン注入によりソース・ドレイン領域となる不純物拡散
層４を形成してＭＯＳトランジスタ素子を形成する。次
に層間絶縁膜としてＳｉＯ2 膜２１とＳｉ3 Ｎ4 膜２２
を形成したのちパターニングし、ストレージ電極と不純
物拡散層４とを接続する為のコタクトホール７を形成す
る。次に全面に第１のポリシリコン膜８を形成しこのコ
ンタクトホール７を埋め、続いてＳｉＯ2 膜２３を形成
したのちパターニングしポリシリコン膜８からなるスト
レージ（下部）電極の柱状の主部を形成する。
（Ｓｉ）基板１上にフィールド酸化膜２を形成したのち
ゲート酸化膜を介してポリシリコン膜やシリサイド膜か
らなるゲート電極３と、ヒ素（Ａｓ）やリン（Ｐ）のイ
オン注入によりソース・ドレイン領域となる不純物拡散
層４を形成してＭＯＳトランジスタ素子を形成する。次
に層間絶縁膜としてＳｉＯ2 膜２１とＳｉ3 Ｎ4 膜２２
を形成したのちパターニングし、ストレージ電極と不純
物拡散層４とを接続する為のコタクトホール７を形成す
る。次に全面に第１のポリシリコン膜８を形成しこのコ
ンタクトホール７を埋め、続いてＳｉＯ2 膜２３を形成
したのちパターニングしポリシリコン膜８からなるスト
レージ（下部）電極の柱状の主部を形成する。
【０００５】次に図５（ｂ）に示すように、全面に第２
のポリシリコン膜２４とＳｉＯ2 膜２５とを順次形成し
たのちＳｉＯ2 膜２５を異方性エッチングし第２のポリ
シリコン膜２４の側壁部にサイドウォールを形成する。
のポリシリコン膜２４とＳｉＯ2 膜２５とを順次形成し
たのちＳｉＯ2 膜２５を異方性エッチングし第２のポリ
シリコン膜２４の側壁部にサイドウォールを形成する。
【０００６】次に図５（ｃ）に示すように、全面に第３
のポリシリコン膜２６を形成したのちＳｉ3 Ｎ4 膜２２
をエッチングストッパーとしてこの第３のポリシリコン
膜と第２のポリシリコン膜２４をエッチングして除去す
ると共に、ＳｉＯ2 膜２５からなるサイドウォールの側
面部に底面部で主部に連結するストレージ電極の筒状の
外周部を形成する。次にＨＦ溶液によりＳｉＯ2 膜２３
及びサイドウォール２５を除去したのち、主部と外周部
からなるストレージ電極にリンを導入する。次でＳｉＯ
2 ／Ｓｉ3 Ｎ4 膜からなる誘電体膜２７とリンを導入し
たポリシリコン膜からなる上部電極２８を形成し容量素
子を完成させる。
のポリシリコン膜２６を形成したのちＳｉ3 Ｎ4 膜２２
をエッチングストッパーとしてこの第３のポリシリコン
膜と第２のポリシリコン膜２４をエッチングして除去す
ると共に、ＳｉＯ2 膜２５からなるサイドウォールの側
面部に底面部で主部に連結するストレージ電極の筒状の
外周部を形成する。次にＨＦ溶液によりＳｉＯ2 膜２３
及びサイドウォール２５を除去したのち、主部と外周部
からなるストレージ電極にリンを導入する。次でＳｉＯ
2 ／Ｓｉ3 Ｎ4 膜からなる誘電体膜２７とリンを導入し
たポリシリコン膜からなる上部電極２８を形成し容量素
子を完成させる。
【０００７】図６（ａ）〜（ｃ）は第２の従来例（特開
平５−２１８３３３号公報）を説明する為の工程順に示
した半導体チップの断面図であり、ストレージ電極を単
一層のポリシリコンで形成するものである。
平５−２１８３３３号公報）を説明する為の工程順に示
した半導体チップの断面図であり、ストレージ電極を単
一層のポリシリコンで形成するものである。
【０００８】まず図６（ａ）に示すように、Ｓｉ基板１
上にフィールド酸化膜２を形成したのち、ＭＯＳトラン
ジスタを構成するゲート電極３及び不純物拡散層４を形
成する。次に全面に絶縁膜３１，平坦化層３２，エッチ
ングストッパーとしての窒化膜３３及びスペーサ層とし
てのＳｉＯ2 膜３４を順次形成する。次にＳｉＯ2 膜３
４を含むこれら絶縁膜をパターニングし、不純物拡散層
４（ソース）を部分的に露出させるコンタクトホール７
Ａを形成する。次に全面に窒化膜３３ＡとＳｉＯ2 膜３
４Ａを形成したのち異方性エッチングし、コンタクトホ
ール７Ａの側壁部に窒化膜３３ＡとＳｉＯ2 膜３４Ａか
らなるスペーサを形成する。
上にフィールド酸化膜２を形成したのち、ＭＯＳトラン
ジスタを構成するゲート電極３及び不純物拡散層４を形
成する。次に全面に絶縁膜３１，平坦化層３２，エッチ
ングストッパーとしての窒化膜３３及びスペーサ層とし
てのＳｉＯ2 膜３４を順次形成する。次にＳｉＯ2 膜３
４を含むこれら絶縁膜をパターニングし、不純物拡散層
４（ソース）を部分的に露出させるコンタクトホール７
Ａを形成する。次に全面に窒化膜３３ＡとＳｉＯ2 膜３
４Ａを形成したのち異方性エッチングし、コンタクトホ
ール７Ａの側壁部に窒化膜３３ＡとＳｉＯ2 膜３４Ａか
らなるスペーサを形成する。
【０００９】次に全面にポリシリコン膜３５を形成して
コンタクトホール７Ａを埋めたのち、酸化膜３６とポリ
シリコン膜３７Ａを形成する。次にこのポリシリコン膜
３７Ａと酸化膜３６とをパターニングし、各セル単位で
分離されるパターンを形成する。次で塗布膜３８とポリ
シリコン膜３７Ｂとを形成したのち、このポリシリコン
膜３７Ｂをエッチングし塗布膜３８の側壁部にスペーサ
として残す。
コンタクトホール７Ａを埋めたのち、酸化膜３６とポリ
シリコン膜３７Ａを形成する。次にこのポリシリコン膜
３７Ａと酸化膜３６とをパターニングし、各セル単位で
分離されるパターンを形成する。次で塗布膜３８とポリ
シリコン膜３７Ｂとを形成したのち、このポリシリコン
膜３７Ｂをエッチングし塗布膜３８の側壁部にスペーサ
として残す。
【００１０】次に図６（ｂ）に示すように、ポリシリコ
ン膜３７Ｂのスペーサをマスクとして塗布膜３８をエッ
チングしたのち、塗布膜３８の約１／２の厚さのポリシ
リコン膜３７Ｃを形成する。
ン膜３７Ｂのスペーサをマスクとして塗布膜３８をエッ
チングしたのち、塗布膜３８の約１／２の厚さのポリシ
リコン膜３７Ｃを形成する。
【００１１】次に図６（ｃ）に示すように、ポリシリコ
ン膜３７Ｃ，３７Ｂ，３５をエッチングし酸化膜３６を
露出させる。このエッチングにより酸化膜３６の下にポ
リシリコン膜３５からなるストレージ電極３５Ａの柱状
の主部と塗布膜３８の下に底面部で主部に連結されたス
トレージ電極３５Ａの筒状の外周部とが形成される。
ン膜３７Ｃ，３７Ｂ，３５をエッチングし酸化膜３６を
露出させる。このエッチングにより酸化膜３６の下にポ
リシリコン膜３５からなるストレージ電極３５Ａの柱状
の主部と塗布膜３８の下に底面部で主部に連結されたス
トレージ電極３５Ａの筒状の外周部とが形成される。
【００１２】以下塗布膜３８とＳｉＯ2 膜３４とを除去
したのち、ストレージ電極３５Ａの表面にＯＮＯ膜等の
誘電体膜と不純物が導入されたポリシリコン膜からなる
上部電極を形成して容量素子を完成させる。
したのち、ストレージ電極３５Ａの表面にＯＮＯ膜等の
誘電体膜と不純物が導入されたポリシリコン膜からなる
上部電極を形成して容量素子を完成させる。
【００１３】
【発明が解決しようとする課題】半導体装置の製造工程
においては、Ａｌ等からなる配線が形成された後の工程
で、シリコンの結晶欠陥を不活性化させたり配線のコン
タクト抵抗を低減させ半導体装置の電気的特性を安定化
させる為、水素ガス雰囲気中で約４５０℃，３０分間の
熱処理（水素フォーミング）が行なわれている。
においては、Ａｌ等からなる配線が形成された後の工程
で、シリコンの結晶欠陥を不活性化させたり配線のコン
タクト抵抗を低減させ半導体装置の電気的特性を安定化
させる為、水素ガス雰囲気中で約４５０℃，３０分間の
熱処理（水素フォーミング）が行なわれている。
【００１４】しかしながら、上述した従来の半導体装置
の製造方法においては、いずれの場合においてもトラン
ジスタ素子上の積層された層間絶縁膜中に、水素の侵入
を阻止する窒化膜（Ｓｉ3 Ｎ4 膜) が形成されている
為、水素フォーミングによる効果は極めて小さなものと
なり、電荷の保持時間が規定値より小さい、いわゆるホ
ールド特性不良やトランジスタ特性のばらつきが発生す
るという欠点がある。この為、半導体装置の製造歩留り
及び信頼性は低下する。これは活性化している結晶欠陥
を水素フォーミングにより十分抑制できずリークが発生
する為と考えられる。
の製造方法においては、いずれの場合においてもトラン
ジスタ素子上の積層された層間絶縁膜中に、水素の侵入
を阻止する窒化膜（Ｓｉ3 Ｎ4 膜) が形成されている
為、水素フォーミングによる効果は極めて小さなものと
なり、電荷の保持時間が規定値より小さい、いわゆるホ
ールド特性不良やトランジスタ特性のばらつきが発生す
るという欠点がある。この為、半導体装置の製造歩留り
及び信頼性は低下する。これは活性化している結晶欠陥
を水素フォーミングにより十分抑制できずリークが発生
する為と考えられる。
【００１５】本発明の目的は、ホールド特性不良の発生
を防止し、製造歩留り及び信頼性の向上した半導体装置
およびその製造方法を提供することにある。
を防止し、製造歩留り及び信頼性の向上した半導体装置
およびその製造方法を提供することにある。
【００１６】本発明では層間絶縁膜に窒化膜を用いない
為、水素処理による効果は大きくなり、ホールド不良の
発生を抑制することができる。
為、水素処理による効果は大きくなり、ホールド不良の
発生を抑制することができる。
【００１７】
【課題を解決するための手段】第１の発明の半導体装置
は、半導体基板上に形成されたトランジスタ素子と、こ
のトランジスタ素子上に形成された層間絶縁膜と、この
層間絶縁膜上に形成され柱状の主部とこの主部に底面部
で連結された筒状の外周部とからなるストレージ電極と
を有する半導体装置において、前記層間絶縁膜を水素の
侵入が容易な絶縁膜で形成したことを特徴とするもので
ある。
は、半導体基板上に形成されたトランジスタ素子と、こ
のトランジスタ素子上に形成された層間絶縁膜と、この
層間絶縁膜上に形成され柱状の主部とこの主部に底面部
で連結された筒状の外周部とからなるストレージ電極と
を有する半導体装置において、前記層間絶縁膜を水素の
侵入が容易な絶縁膜で形成したことを特徴とするもので
ある。
【００１８】第２の発明の半導体装置の製造方法は、ト
ランジスタ素子が形成された半導体基板上に厚い第１の
絶縁膜を形成する工程と、この第１の絶縁膜をパターニ
ングし前記半導体基板に達するコンタクトホールを形成
したのちこのコンタクトホールを埋めるように第１の容
量電極膜を形成する工程と、この第１の容量電極膜上に
第２の絶縁膜を形成する工程と、この第２の絶縁膜と前
記第１の容量電極膜とをパターニングし容量電極の柱状
の主部を形成する工程と、この主部を覆うように第２の
容量電極膜と第３の絶縁膜とを順次形成する工程と、こ
の第３の絶縁膜をエッチバックし前記第２の容量電極膜
の側壁部にサイドウォールを形成する工程と、このサイ
ドウォールの表面を含む全面に第３の容量電極膜を形成
したのち前記第２の絶縁膜が露出するように前記第３の
容量電極膜及び前記第２の絶縁膜及び前記第３の絶縁膜
からなるサイドウォールを除去する工程とを含むことを
特徴とするものである。
ランジスタ素子が形成された半導体基板上に厚い第１の
絶縁膜を形成する工程と、この第１の絶縁膜をパターニ
ングし前記半導体基板に達するコンタクトホールを形成
したのちこのコンタクトホールを埋めるように第１の容
量電極膜を形成する工程と、この第１の容量電極膜上に
第２の絶縁膜を形成する工程と、この第２の絶縁膜と前
記第１の容量電極膜とをパターニングし容量電極の柱状
の主部を形成する工程と、この主部を覆うように第２の
容量電極膜と第３の絶縁膜とを順次形成する工程と、こ
の第３の絶縁膜をエッチバックし前記第２の容量電極膜
の側壁部にサイドウォールを形成する工程と、このサイ
ドウォールの表面を含む全面に第３の容量電極膜を形成
したのち前記第２の絶縁膜が露出するように前記第３の
容量電極膜及び前記第２の絶縁膜及び前記第３の絶縁膜
からなるサイドウォールを除去する工程とを含むことを
特徴とするものである。
【００１９】第３の発明の半導体装置の製造方法は、ト
ランジスタ素子が形成された半導体基板上に層間絶縁膜
を形成する工程と、この層間絶縁膜をパターニングし前
記半導体基板上に達するコンタクトホールを形成したの
ちこのコンタクトホールを埋めるように第１の容量電極
膜を形成する工程と、この第１の容量電極膜をパターニ
ングし容量電極の柱状の主部を形成する工程と、この主
部を覆うように第２の容量電極膜と第２の絶縁膜とを順
次形成する工程と、この第２の絶縁膜をエッチバックし
前記第２の容量電極膜の側壁部にサイドウォールを形成
する工程と、このサイドウォールの表面を含む全面に第
３の容量電極膜を形成する工程と、前記サイドウォール
の上部を露出するように前記第３の容量電極膜と前記第
２の容量電極膜とをエッチバックする工程と、露出した
前記サイドウォールを除去したのち前記第３の容量電極
膜をエッチングし前記層間絶縁膜を露出させる工程とを
含むことを特徴とするものである。
ランジスタ素子が形成された半導体基板上に層間絶縁膜
を形成する工程と、この層間絶縁膜をパターニングし前
記半導体基板上に達するコンタクトホールを形成したの
ちこのコンタクトホールを埋めるように第１の容量電極
膜を形成する工程と、この第１の容量電極膜をパターニ
ングし容量電極の柱状の主部を形成する工程と、この主
部を覆うように第２の容量電極膜と第２の絶縁膜とを順
次形成する工程と、この第２の絶縁膜をエッチバックし
前記第２の容量電極膜の側壁部にサイドウォールを形成
する工程と、このサイドウォールの表面を含む全面に第
３の容量電極膜を形成する工程と、前記サイドウォール
の上部を露出するように前記第３の容量電極膜と前記第
２の容量電極膜とをエッチバックする工程と、露出した
前記サイドウォールを除去したのち前記第３の容量電極
膜をエッチングし前記層間絶縁膜を露出させる工程とを
含むことを特徴とするものである。
【００２０】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｃ）は本発明の第１の実施の形態を説明する為の半導
体チップの断面図である。
て説明する。図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｃ）は本発明の第１の実施の形態を説明する為の半導
体チップの断面図である。
【００２１】まず図１（ａ）に示すように、Ｓｉ基板１
上に選択酸化法により厚さ約４５０ｎｍのフィールド酸
化膜２を形成したのち、ＭＯＳトランジスタを構成する
ゲート電極３をゲート酸化膜を介し厚さ１５０ｎｍのポ
リシリコン膜で形成する。次でＡｓ等の不純物を導入し
ソース及びドレインとなる不純物拡散層４Ａ及び４Ｂを
形成する。次にＣＶＤ法により全面に平坦化された厚さ
６００ｎｍのＢＰＳＧ膜５を形成する。平坦化はＢＰＳ
Ｇ膜の堆積と熱処理（約８５０℃）とエッチバクをくり
返すことにより行なう。次でこのＢＰＳＧ膜５上に厚さ
２００ｎｍの酸化シリコン膜（ＣＶＤ酸化膜）６をＣＶ
Ｄ法により形成する。次にフォトリソグラフィ技術によ
りこのＣＶＤ酸化膜６とＢＰＳＧ膜５とをエッチング
し、不純物拡散層４Ａを部分的に露出する直径約５００
ｎｍのコンタクトホール７を形成する。次にＣＶＤ法に
より全面にリン（Ｐ）を導入した第１のポリシリコン膜
８を約４００ｎｍの厚さに形成してコンタクトホール７
を埋めたのち、５〜３０ｎｍの薄いＢＰＳＧ膜９を形成
する。
上に選択酸化法により厚さ約４５０ｎｍのフィールド酸
化膜２を形成したのち、ＭＯＳトランジスタを構成する
ゲート電極３をゲート酸化膜を介し厚さ１５０ｎｍのポ
リシリコン膜で形成する。次でＡｓ等の不純物を導入し
ソース及びドレインとなる不純物拡散層４Ａ及び４Ｂを
形成する。次にＣＶＤ法により全面に平坦化された厚さ
６００ｎｍのＢＰＳＧ膜５を形成する。平坦化はＢＰＳ
Ｇ膜の堆積と熱処理（約８５０℃）とエッチバクをくり
返すことにより行なう。次でこのＢＰＳＧ膜５上に厚さ
２００ｎｍの酸化シリコン膜（ＣＶＤ酸化膜）６をＣＶ
Ｄ法により形成する。次にフォトリソグラフィ技術によ
りこのＣＶＤ酸化膜６とＢＰＳＧ膜５とをエッチング
し、不純物拡散層４Ａを部分的に露出する直径約５００
ｎｍのコンタクトホール７を形成する。次にＣＶＤ法に
より全面にリン（Ｐ）を導入した第１のポリシリコン膜
８を約４００ｎｍの厚さに形成してコンタクトホール７
を埋めたのち、５〜３０ｎｍの薄いＢＰＳＧ膜９を形成
する。
【００２２】次に図１（ｂ）に示すように、ＢＰＳＧ膜
９及び第１のポリシリコン膜８をパターニングし、ポリ
シリコン膜８からなるストレージ電極の柱状の主部８Ａ
を形成する。次に全面にＣＶＤ法により厚さ５０ｎｍの
リンを導入した第２のポリシリコン膜１０と厚さ５０ｎ
ｍのＣＶＤ窒化膜１１とを順次形成する。
９及び第１のポリシリコン膜８をパターニングし、ポリ
シリコン膜８からなるストレージ電極の柱状の主部８Ａ
を形成する。次に全面にＣＶＤ法により厚さ５０ｎｍの
リンを導入した第２のポリシリコン膜１０と厚さ５０ｎ
ｍのＣＶＤ窒化膜１１とを順次形成する。
【００２３】次に図１（ｃ）に示すように、ＣＶＤ窒化
膜１１をＣＦ4 ＋Ｏ2 等の反応ガスを用いて異方性エッ
チングし第２のポリシリコン膜１０の側壁部にサイドウ
ォール１１Ａを形成する。次にこのサイドウォール１１
Ａの表面を含む全面にリンを導入した第３のポリシリコ
ン膜１２を５０ｎｍの厚さに形成する。
膜１１をＣＦ4 ＋Ｏ2 等の反応ガスを用いて異方性エッ
チングし第２のポリシリコン膜１０の側壁部にサイドウ
ォール１１Ａを形成する。次にこのサイドウォール１１
Ａの表面を含む全面にリンを導入した第３のポリシリコ
ン膜１２を５０ｎｍの厚さに形成する。
【００２４】次に図２（ａ）に示すように、ＣＶＤ酸化
膜６及びＢＰＳＧ膜９をストッパーとして第３のポリシ
リコン膜１２と第２のポリシリコン膜１０を異方性エッ
チングし、サイドウォール１１Ａの上部を露出させると
共に、このサイドウォール１１Ａの側面部に底面部で第
２のポリシリコン膜１０（主部を構成する）を介してス
トレージ電極の主部８Ａに連結するストレージ電極の筒
状の外周部１２Ａを形成する。
膜６及びＢＰＳＧ膜９をストッパーとして第３のポリシ
リコン膜１２と第２のポリシリコン膜１０を異方性エッ
チングし、サイドウォール１１Ａの上部を露出させると
共に、このサイドウォール１１Ａの側面部に底面部で第
２のポリシリコン膜１０（主部を構成する）を介してス
トレージ電極の主部８Ａに連結するストレージ電極の筒
状の外周部１２Ａを形成する。
【００２５】次に図２（ｂ）に示すように、ＣＶＤ窒化
膜からなるサイドウォール１１Ａをリン酸溶液でエッチ
ングし除去する。続いてＢＰＳＧ膜９をＨＦ溶液を用い
てエッチングし除去することにより、主部８Ａ、第２の
ポリシリコン膜１０及び外周部１２Ａからなるストレー
ジ電極２０が形成される。
膜からなるサイドウォール１１Ａをリン酸溶液でエッチ
ングし除去する。続いてＢＰＳＧ膜９をＨＦ溶液を用い
てエッチングし除去することにより、主部８Ａ、第２の
ポリシリコン膜１０及び外周部１２Ａからなるストレー
ジ電極２０が形成される。
【００２６】次に図２（ｃ）に示すように、このストレ
ージ電極２０の表面に誘電体膜１５（例えば厚さ７ｎｍ
の窒化膜と厚さ１〜２ｎｍの熱酸化膜）と厚さ約２００
ｎｍのポリシリコン膜からなる上部電極１６を形成し容
量素子を完成させる。次にＡｌ配線（図示せず）等を形
成したのち水素ガス雰囲気中で４５０℃、３０分間のフ
ォーミング処理を行ない半導体装置を完成させる。
ージ電極２０の表面に誘電体膜１５（例えば厚さ７ｎｍ
の窒化膜と厚さ１〜２ｎｍの熱酸化膜）と厚さ約２００
ｎｍのポリシリコン膜からなる上部電極１６を形成し容
量素子を完成させる。次にＡｌ配線（図示せず）等を形
成したのち水素ガス雰囲気中で４５０℃、３０分間のフ
ォーミング処理を行ない半導体装置を完成させる。
【００２７】このように構成された第１の実施の形態に
よれば、層間絶縁膜として水素の侵入が容易なＢＰＳＧ
膜５とＣＶＤ酸化膜６を用い、窒化膜を用いていない
為、フォーミング処理の効果は大きくなり、容量素子の
ホールド特性不良はほとんど発生せず、半導体装置の歩
留り及び信頼性は向上した。
よれば、層間絶縁膜として水素の侵入が容易なＢＰＳＧ
膜５とＣＶＤ酸化膜６を用い、窒化膜を用いていない
為、フォーミング処理の効果は大きくなり、容量素子の
ホールド特性不良はほとんど発生せず、半導体装置の歩
留り及び信頼性は向上した。
【００２８】尚、上記第１の実施の形態においては層間
絶縁膜としてＢＰＳＧ膜とＣＶＤ酸化膜とを用いた場合
について説明したが、ＣＶＤ酸化膜のみを厚く形成し、
その表面をＣＭＰ（化学的機械的研磨）法により平坦化
するか、ＣＶＤ酸化膜上にフォトレジスト膜を形成しエ
ッチバックして平坦化する方法を用いてもよい。又薄い
第２の絶縁膜としてＣＶＤ酸化膜６に対する選択比の大
きいＢＰＳＧ膜を用いたが、ＰＳＧ膜，Ｓｉ3 Ｎ4 膜及
びＳｉＯ2 膜も同様に用いることができる。ＳｉＯ2 膜
はＣＶＤ酸化膜と選択比に差はないが、その厚さを５〜
３０ｎｍと薄くしている為、層間絶縁膜への悪影響は発
生しない。更に第３の絶縁膜としてＣＶＤ窒化膜を用い
たが、ＣＶＤ酸化膜６に対して選択性の高いＰＳＧ膜や
ＢＰＳＧ膜を用いることができる。
絶縁膜としてＢＰＳＧ膜とＣＶＤ酸化膜とを用いた場合
について説明したが、ＣＶＤ酸化膜のみを厚く形成し、
その表面をＣＭＰ（化学的機械的研磨）法により平坦化
するか、ＣＶＤ酸化膜上にフォトレジスト膜を形成しエ
ッチバックして平坦化する方法を用いてもよい。又薄い
第２の絶縁膜としてＣＶＤ酸化膜６に対する選択比の大
きいＢＰＳＧ膜を用いたが、ＰＳＧ膜，Ｓｉ3 Ｎ4 膜及
びＳｉＯ2 膜も同様に用いることができる。ＳｉＯ2 膜
はＣＶＤ酸化膜と選択比に差はないが、その厚さを５〜
３０ｎｍと薄くしている為、層間絶縁膜への悪影響は発
生しない。更に第３の絶縁膜としてＣＶＤ窒化膜を用い
たが、ＣＶＤ酸化膜６に対して選択性の高いＰＳＧ膜や
ＢＰＳＧ膜を用いることができる。
【００２９】図３（ａ）〜（ｃ）及び図４（ａ）〜
（ｃ）は本発明の第２の実施の形態を説明するための半
導体チップの断面図である。
（ｃ）は本発明の第２の実施の形態を説明するための半
導体チップの断面図である。
【００３０】まず図３（ａ）に示すように、第１の実施
の形態と同様に操作してＳｉ基板１上にフィールド酸化
膜２，ゲート電極３，不純物拡散層４Ａ，４Ｂ，ＢＰＳ
Ｇ膜５，ＣＶＤ酸化膜６を形成する。次にコンタクトホ
ール７を形成したのちリンを導入した第１のポリシリコ
ン膜８を約４００ｎｍの厚さに形成しコンタクトホール
７を埋める。次でこのポリシリコン膜８をパターニング
しストレージ電極の柱状の主部を形成する。
の形態と同様に操作してＳｉ基板１上にフィールド酸化
膜２，ゲート電極３，不純物拡散層４Ａ，４Ｂ，ＢＰＳ
Ｇ膜５，ＣＶＤ酸化膜６を形成する。次にコンタクトホ
ール７を形成したのちリンを導入した第１のポリシリコ
ン膜８を約４００ｎｍの厚さに形成しコンタクトホール
７を埋める。次でこのポリシリコン膜８をパターニング
しストレージ電極の柱状の主部を形成する。
【００３１】次に図３（ｂ）に示すように、ＣＶＤ法に
より厚さ約７０ｎｍのリンを導入した第２のポリシリコ
ン膜１２と厚さ５０ｎｍのＣＶＤ酸化膜１３とを形成す
る。このＣＶＤ酸化膜はポリシリコン膜１２とエッチン
グの選択比が異なれば他の絶縁膜、例えばＣＶＤ窒化膜
であってもよい。
より厚さ約７０ｎｍのリンを導入した第２のポリシリコ
ン膜１２と厚さ５０ｎｍのＣＶＤ酸化膜１３とを形成す
る。このＣＶＤ酸化膜はポリシリコン膜１２とエッチン
グの選択比が異なれば他の絶縁膜、例えばＣＶＤ窒化膜
であってもよい。
【００３２】次に図３（ｃ）に示すように、ＣＶＤ酸化
膜１３を異方性エッチングし、第２のポリシリコン膜１
２の側壁部にサイドウォール１３Ａを形成する。次で全
面にＣＶＤ法によりリンを導入した第３のポリシリコン
膜１４を５０ｎｍの厚さに形成する。
膜１３を異方性エッチングし、第２のポリシリコン膜１
２の側壁部にサイドウォール１３Ａを形成する。次で全
面にＣＶＤ法によりリンを導入した第３のポリシリコン
膜１４を５０ｎｍの厚さに形成する。
【００３３】次に図４（ａ）に示すように、第３のポリ
シリコン膜１４と第２のポリシリコン膜１２の表面の一
部を異方性エッチングし、サイドウォール１３Ａの上部
を露出させると共に、このサイドウォール１３Ａの側面
部に底面部で第２のポリシリコン膜１２（主部を構成す
る）を介してストレージ電極の主部８に連結するストレ
ージ電極の筒状の外周部１４Ａを形成する。
シリコン膜１４と第２のポリシリコン膜１２の表面の一
部を異方性エッチングし、サイドウォール１３Ａの上部
を露出させると共に、このサイドウォール１３Ａの側面
部に底面部で第２のポリシリコン膜１２（主部を構成す
る）を介してストレージ電極の主部８に連結するストレ
ージ電極の筒状の外周部１４Ａを形成する。
【００３４】次に図４（ｂ）に示すように、ＣＶＤ酸化
膜からなるサイドウォール１３ＡをＨＦ溶液又は無水Ｈ
Ｆガスを用いてエッチングし除去する。この場合、第２
のポリシリコン膜１２がストッパーとなる為、層間絶縁
膜を構成するＣＶＤ酸化膜６への影響はない。続いてＣ
ＶＤ酸化膜６をストッパーとして第２のポリシリコン膜
１２を異方エッチングすることにより、主部８及びこの
主部８に底面部で連結する外周部１４Ａからなるストレ
ージ電極２０Ａが形成される。
膜からなるサイドウォール１３ＡをＨＦ溶液又は無水Ｈ
Ｆガスを用いてエッチングし除去する。この場合、第２
のポリシリコン膜１２がストッパーとなる為、層間絶縁
膜を構成するＣＶＤ酸化膜６への影響はない。続いてＣ
ＶＤ酸化膜６をストッパーとして第２のポリシリコン膜
１２を異方エッチングすることにより、主部８及びこの
主部８に底面部で連結する外周部１４Ａからなるストレ
ージ電極２０Ａが形成される。
【００３５】次に図４（ｃ）に示すように、第１の実施
の形態と同様にしてこのストレージ電極２０Ａの表面に
誘電体膜１５とポリシリコン膜からなる上部電極１６を
形成し容量素子を完成させる。次でＡｌ配線（図示せ
ず）等を形成したのち水素ガス雰囲気中で４５０℃、３
０分間のフォーミング処理を行い半導体装置を完成させ
る。
の形態と同様にしてこのストレージ電極２０Ａの表面に
誘電体膜１５とポリシリコン膜からなる上部電極１６を
形成し容量素子を完成させる。次でＡｌ配線（図示せ
ず）等を形成したのち水素ガス雰囲気中で４５０℃、３
０分間のフォーミング処理を行い半導体装置を完成させ
る。
【００３６】このように構成された第２の実施の形態に
おいても層間絶縁膜に窒化膜を用いていない為、第１の
実施の形態の場合と同様に水素雰囲気でのフォーミング
処理による効果は大きくなり、容量素子のホールド特性
不良は発生しない。しかもこの第２の実施の形態では第
１の実施の形態のように第１のポリシリコン膜上への薄
い第２の絶縁膜を形成する必要がない為、工程を少くで
きる。又、ポリシリコン膜からなるストレージ電極の外
周部を形成する為に用いるサイドウォール用の第２の絶
縁膜は、ポリシリコン膜に対して選択性があればよい
為、用いる絶縁膜の自由度は大きくなるという利点もあ
る。
おいても層間絶縁膜に窒化膜を用いていない為、第１の
実施の形態の場合と同様に水素雰囲気でのフォーミング
処理による効果は大きくなり、容量素子のホールド特性
不良は発生しない。しかもこの第２の実施の形態では第
１の実施の形態のように第１のポリシリコン膜上への薄
い第２の絶縁膜を形成する必要がない為、工程を少くで
きる。又、ポリシリコン膜からなるストレージ電極の外
周部を形成する為に用いるサイドウォール用の第２の絶
縁膜は、ポリシリコン膜に対して選択性があればよい
為、用いる絶縁膜の自由度は大きくなるという利点もあ
る。
【００３７】上記第１及び第２の実施の形態において
は、ストレージ電極を形成する容量電極膜としてポリシ
リコン膜を用いた場合について説明したが、不純物を導
入したアモルファスシリコン膜を用いることができる。
アモルファスシリコン膜を用いるとその表面に半球状シ
リコングレイン（ＨＳＧ）を形成できる為、容量を更に
増加させることが可能である。更に容量電極膜としてＷ
やＭｏ等の高融点金属や酸化ルテニウムを用いることが
できる。
は、ストレージ電極を形成する容量電極膜としてポリシ
リコン膜を用いた場合について説明したが、不純物を導
入したアモルファスシリコン膜を用いることができる。
アモルファスシリコン膜を用いるとその表面に半球状シ
リコングレイン（ＨＳＧ）を形成できる為、容量を更に
増加させることが可能である。更に容量電極膜としてＷ
やＭｏ等の高融点金属や酸化ルテニウムを用いることが
できる。
【００３８】
【発明の効果】以上説明したように本発明は、トランジ
スタ素子上に形成する層間絶縁膜として水素の侵入が容
易な酸化膜を用いることにより、後工程で施される水素
雰囲気中での熱処理効果を大きくできる為、容量素子に
ホールド特性不良の発生がなく、歩留り及び信頼性の向
上した半導体装置が得られるという効果がある。
スタ素子上に形成する層間絶縁膜として水素の侵入が容
易な酸化膜を用いることにより、後工程で施される水素
雰囲気中での熱処理効果を大きくできる為、容量素子に
ホールド特性不良の発生がなく、歩留り及び信頼性の向
上した半導体装置が得られるという効果がある。
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図２】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図３】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図４】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図５】従来の半導体装置の製造方法を説明する為の半
導体チップの断面図。
導体チップの断面図。
【図６】従来の他の半導体装置の製造方法を説明する為
の半導体チップの断面図。
の半導体チップの断面図。
１ Ｓｉ基板 ２ フィールド酸化膜 ３ ゲート電極 ４，４Ａ，４Ｂ 不純物拡散層 ５ ＢＰＳＧ膜 ６ ＣＶＤ酸化膜 ７ コンタクトホール ８ 第１のポリシリコン膜 ８Ａ 主部 ９ ＢＰＳＧ膜 １０ 第２のポリシリコン膜 １１ ＣＶＤ窒化膜 １１Ａ サイドウォール １２，１４ 第３のポリシリコン膜 １２Ａ，１４Ａ 周辺部 １３ ＣＶＤ酸化膜 １３Ａ サイドウォール １５ 誘電体膜 １６ 上部電極 ２０，２０Ａ，３５Ａ ストレージ電極 ２１，２３，２５ ＳｉＯ2 膜 ２２ Ｓｉ3 Ｎ4 膜 ２４ 第２のポリシリコン膜 ２６ 第３のポリシリコン膜 ２７ 誘電体膜 ２８ 上部電極 ３１ 絶縁膜 ３２ 平坦化層 ３３，３３Ａ 窒化膜 ３４ ＳｉＯ2 膜 ３５，３７Ａ〜３７Ｃ ポリシリコン膜 ３６ 酸化膜 ３８ 塗布膜
Claims (8)
- 【請求項１】 半導体基板上に形成されたトランジスタ
素子と、このトランジスタ素子上に形成された層間絶縁
膜と、この層間絶縁膜上に形成され柱状の主部とこの主
部に底面部で連結された筒状の外周部とからなるストレ
ージ電極とを有する半導体装置において、前記層間絶縁
膜を水素の侵入が容易な絶縁膜で形成したことを特徴と
する半導体装置。 - 【請求項２】 水素の侵入が容易な絶縁膜はＳｉＯ
2 膜，ＰＳＧ膜及びＢＰＳＧ膜から選ばれた一種類の絶
縁膜である請求項１記載の半導体装置。 - 【請求項３】 トランジスタ素子が形成された半導体基
板上に厚い第１の絶縁膜を形成する工程と、この第１の
絶縁膜をパターニングし前記半導体基板に達するコンタ
クトホールを形成したのちこのコンタクトホールを埋め
るように第１の容量電極膜を形成する工程と、この第１
の容量電極膜上に第２の絶縁膜を形成する工程と、この
第２の絶縁膜と前記第１の容量電極膜とをパターニング
し容量電極の柱状の主部を形成する工程と、この主部を
覆うように第２の容量電極膜と第３の絶縁膜とを順次形
成する工程と、この第３の絶縁膜をエッチバックし前記
第２の容量電極膜の側壁部にサイドウォールを形成する
工程と、このサイドウォールの表面を含む全面に第３の
容量電極膜を形成したのち前記第２の絶縁膜が露出する
ように前記第３の容量電極膜及び前記第２の絶縁膜及び
前記第３の絶縁膜からなるサイドウォールを除去する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 第１の絶縁膜はＳｉＯ2 膜，ＰＳＧ膜及
びＢＰＳＧ膜から選ばれた一種類の絶縁膜である請求項
３記載の半導体装置の製造方法。 - 【請求項５】 第３の絶縁膜はＰＳＧ膜，ＢＰＳＧ膜及
びＳｉ3 Ｎ4 膜から選ばれた一種類の絶縁膜である請求
項３又は請求項４記載の半導体装置の製造方法。 - 【請求項６】 トランジスタ素子が形成された半導体基
板上に層間絶縁膜を形成する工程と、この層間絶縁膜を
パターニングし前記半導体基板上に達するコンタクトホ
ールを形成したのちこのコンタクトホールを埋めるよう
に第１の容量電極膜を形成する工程と、この第１の容量
電極膜をパターニングし容量電極の柱状の主部を形成す
る工程と、この主部を覆うように第２の容量電極膜と第
２の絶縁膜とを順次形成する工程と、この第２の絶縁膜
をエッチバックし前記第２の容量電極膜の側壁部にサイ
ドウォールを形成する工程と、このサイドウォールの表
面を含む全面に第３の容量電極膜を形成する工程と、前
記サイドウォールの上部を露出するように前記第３の容
量電極膜と前記第２の容量電極膜とをエッチバックする
工程と、露出した前記サイドウォールを除去したのち前
記第３の容量電極膜をエッチングし前記層間絶縁膜を露
出させる工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項７】 層間絶縁膜は水素の侵入が容易な絶縁膜
から構成される請求項６記載の半導体装置の製造方法。 - 【請求項８】 容量電極表面に誘電体膜と容量電極膜か
らなる上部電極を形成したのち、水素フォーミング工程
を設ける請求項３乃至請求項７記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005494A JPH09199680A (ja) | 1996-01-17 | 1996-01-17 | 半導体装置およびその製造方法 |
| KR1019970001669A KR970060497A (ko) | 1996-01-17 | 1997-01-17 | 인터-레벨 절연 층에 수소가 침투하는 반도체 디바이스와 그의 제조공정 |
| EP97100692A EP0786812A3 (en) | 1996-01-17 | 1997-01-17 | Semiconductor device having inter-level insulating layer allowing hydrogen to penetrate thereinto and process of fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005494A JPH09199680A (ja) | 1996-01-17 | 1996-01-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199680A true JPH09199680A (ja) | 1997-07-31 |
Family
ID=11612797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005494A Pending JPH09199680A (ja) | 1996-01-17 | 1996-01-17 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0786812A3 (ja) |
| JP (1) | JPH09199680A (ja) |
| KR (1) | KR970060497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319168B1 (ko) * | 1999-12-30 | 2002-01-04 | 박종섭 | 반도체소자의 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100797896B1 (ko) * | 2004-11-12 | 2008-01-24 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 다양한 동작 전압들을 갖는 집적 회로들을 절연시키기 위한반도체 구조 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04215470A (ja) * | 1990-12-14 | 1992-08-06 | Sharp Corp | 半導体メモリ素子の製造方法 |
| JPH04249363A (ja) * | 1991-01-30 | 1992-09-04 | Samsung Electron Co Ltd | 高集積半導体メモリ装置の製造方法 |
| JPH05110031A (ja) * | 1991-10-16 | 1993-04-30 | Sony Corp | ダイナミツクｒａｍ |
| JPH05121688A (ja) * | 1991-10-29 | 1993-05-18 | Sony Corp | 半導体メモリ装置 |
| JPH0621382A (ja) * | 1992-07-01 | 1994-01-28 | Nec Corp | 半導体装置の製造方法 |
| JPH06338593A (ja) * | 1993-05-28 | 1994-12-06 | Sony Corp | 半導体記憶装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW243541B (ja) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
| JP2827728B2 (ja) * | 1992-08-03 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JPH07111318A (ja) * | 1993-10-12 | 1995-04-25 | Olympus Optical Co Ltd | 強誘電体メモリ |
-
1996
- 1996-01-17 JP JP8005494A patent/JPH09199680A/ja active Pending
-
1997
- 1997-01-17 EP EP97100692A patent/EP0786812A3/en not_active Withdrawn
- 1997-01-17 KR KR1019970001669A patent/KR970060497A/ko not_active Abandoned
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04215470A (ja) * | 1990-12-14 | 1992-08-06 | Sharp Corp | 半導体メモリ素子の製造方法 |
| JPH04249363A (ja) * | 1991-01-30 | 1992-09-04 | Samsung Electron Co Ltd | 高集積半導体メモリ装置の製造方法 |
| JPH05110031A (ja) * | 1991-10-16 | 1993-04-30 | Sony Corp | ダイナミツクｒａｍ |
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| JPH06338593A (ja) * | 1993-05-28 | 1994-12-06 | Sony Corp | 半導体記憶装置の製造方法 |
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|---|---|---|---|---|
| KR100319168B1 (ko) * | 1999-12-30 | 2002-01-04 | 박종섭 | 반도체소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0786812A3 (en) | 1998-09-02 |
| KR970060497A (ko) | 1997-08-12 |
| EP0786812A2 (en) | 1997-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980616 |