JPH05110067A - ターンオフｍｏｓ制御パワー半導体素子 - Google Patents
ターンオフｍｏｓ制御パワー半導体素子Info
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- JPH05110067A JPH05110067A JP4080838A JP8083892A JPH05110067A JP H05110067 A JPH05110067 A JP H05110067A JP 4080838 A JP4080838 A JP 4080838A JP 8083892 A JP8083892 A JP 8083892A JP H05110067 A JPH05110067 A JP H05110067A
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- cell
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- region
- turn
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
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- Thyristors (AREA)
Abstract
(57)【要約】
【目的】 製造が容易で、逆方向遮断能力の高いパワー
半導体素子を得ること、 【構成】 ＭＯＳ制御ターンオフ・サイリスタ（ＭＣ
Ｔ）において、組合せエミッタ及び短絡回路機能を有す
る在来の集積セルは別々のＤＭＯＳセル（Ｄ）及びエミ
ッタ・セル（Ｅ）により置き換えられる。該ＤＭＯＳセ
ル（Ｄ）は、カソード短絡回路領域（１８）、第１チャ
ネル領域（１９）、第２ベース層（７）、第１ベース層
（８）及びエミッタ層（９）の、５層の系列を含む。該
エミッタ・セル（Ｅ）は、第１エミッタ領域（２０）、
第２ベース層（７）、第１ベース層（８）及びエミッタ
層（９）の４層の系列を含む。
半導体素子を得ること、 【構成】 ＭＯＳ制御ターンオフ・サイリスタ（ＭＣ
Ｔ）において、組合せエミッタ及び短絡回路機能を有す
る在来の集積セルは別々のＤＭＯＳセル（Ｄ）及びエミ
ッタ・セル（Ｅ）により置き換えられる。該ＤＭＯＳセ
ル（Ｄ）は、カソード短絡回路領域（１８）、第１チャ
ネル領域（１９）、第２ベース層（７）、第１ベース層
（８）及びエミッタ層（９）の、５層の系列を含む。該
エミッタ・セル（Ｅ）は、第１エミッタ領域（２０）、
第２ベース層（７）、第１ベース層（８）及びエミッタ
層（９）の４層の系列を含む。
Description
【０００１】本発明は、パワーエレクトロニクスの技術
分野に関する。本発明は、特に、(a) 一方の側が第１主
面により、他方の側が第２主面により画定されて、その
内部に第１ベース層を形成する、第１伝導タイプの半導
体基板と、(b) 該第２主面から該第１ベース層の中へ突
出する該第１伝導タイプの反対の第２伝導タイプのエミ
ッタ層と、(c) 該第１主面から該第１ベース層の中へ突
出する該第２伝導タイプの第２ベース層と、(d) 該第１
主面から該第２ベース層の中へ突出する該第１伝導タイ
プの複数の第１エミッタ領域と、(e) 該第１主面から該
第２ベース層の中へ突出する該第１伝導タイプの複数の
第１チャネル領域と、(f) 各々の場合に該第１主面から
該第１チャネル領域の中へ通される、該第２伝導タイプ
の複数のカソード短絡回路領域であって、該第１チャネ
ル領域は該カソード短絡回路領域外で該第１主面へ導か
れているカソード短絡回路領域と、(g) 各々の場合に、
その導かれている第１チャネル領域の上で該第１主面よ
り上に配置されて該半導体基板から絶縁されている第１
ゲート電極と、(h) 該第１主面に付けられて該第１エミ
ッタ領域及び該カソード短絡回路領域に接触するカソー
ド接点と、(i) 該第２主面に付けられて該エミッタ層に
接触するアノード接点と、から成るターンオフＭＯＳ制
御パワー半導体素子に関する。
分野に関する。本発明は、特に、(a) 一方の側が第１主
面により、他方の側が第２主面により画定されて、その
内部に第１ベース層を形成する、第１伝導タイプの半導
体基板と、(b) 該第２主面から該第１ベース層の中へ突
出する該第１伝導タイプの反対の第２伝導タイプのエミ
ッタ層と、(c) 該第１主面から該第１ベース層の中へ突
出する該第２伝導タイプの第２ベース層と、(d) 該第１
主面から該第２ベース層の中へ突出する該第１伝導タイ
プの複数の第１エミッタ領域と、(e) 該第１主面から該
第２ベース層の中へ突出する該第１伝導タイプの複数の
第１チャネル領域と、(f) 各々の場合に該第１主面から
該第１チャネル領域の中へ通される、該第２伝導タイプ
の複数のカソード短絡回路領域であって、該第１チャネ
ル領域は該カソード短絡回路領域外で該第１主面へ導か
れているカソード短絡回路領域と、(g) 各々の場合に、
その導かれている第１チャネル領域の上で該第１主面よ
り上に配置されて該半導体基板から絶縁されている第１
ゲート電極と、(h) 該第１主面に付けられて該第１エミ
ッタ領域及び該カソード短絡回路領域に接触するカソー
ド接点と、(i) 該第２主面に付けられて該エミッタ層に
接触するアノード接点と、から成るターンオフＭＯＳ制
御パワー半導体素子に関する。
【０００２】この様な素子は、例えば印刷刊行物ＥＰ−
Ａ１−0,３４0,４４５により公知である。
Ａ１−0,３４0,４４５により公知である。
【０００３】
【従来技術とその問題点】パワーエレクトロニクスの分
野ではＭＯＳ制御素子が数年前から益々精力的に開発さ
れてきている。この趨勢は、ＤＭＯＳ構造を有するユニ
ポーラ・パワーＭＯＳＦＥＴによってもたらされた。こ
れらのＭＯＳ制御素子の利点は、主として、ゲート出極
における入力インピーダンスが高いことに基づいてい
る。このインピーダンスにより、該素子を非常に低いパ
ワー消費で駆動することが出来る。
野ではＭＯＳ制御素子が数年前から益々精力的に開発さ
れてきている。この趨勢は、ＤＭＯＳ構造を有するユニ
ポーラ・パワーＭＯＳＦＥＴによってもたらされた。こ
れらのＭＯＳ制御素子の利点は、主として、ゲート出極
における入力インピーダンスが高いことに基づいてい
る。このインピーダンスにより、該素子を非常に低いパ
ワー消費で駆動することが出来る。
【０００４】しかし、ＤＭＯＳＦＥＴには、重要な欠点
がある。即ち、コンダクタンスのユニポーラ性の故に、
高い順方向抵抗により、これらの素子に高い破壊電圧を
与えなければならず、これが最大電流強度を制限する。
少し前に、この問題に対する解決策がＩＧＢＴ（絶縁ゲ
ート・バイポーラ・トランジスタ（Insulated Gate Bip
olar Transistor)で利用できる様になった（この関係
で、バリガ等（B. J. Baliga et al.)の著作『IEEE Tra
ns. Blectron Devices, BD-31 』のページ821-828(1984
年）をみよ）。
がある。即ち、コンダクタンスのユニポーラ性の故に、
高い順方向抵抗により、これらの素子に高い破壊電圧を
与えなければならず、これが最大電流強度を制限する。
少し前に、この問題に対する解決策がＩＧＢＴ（絶縁ゲ
ート・バイポーラ・トランジスタ（Insulated Gate Bip
olar Transistor)で利用できる様になった（この関係
で、バリガ等（B. J. Baliga et al.)の著作『IEEE Tra
ns. Blectron Devices, BD-31 』のページ821-828(1984
年）をみよ）。
【０００５】ＩＧＢＴは、ＤＭＯＳＦＥＴのそれに大部
分は似ているカソード構造を有する。これは、簡単には
ＤＭＯＳＦＥＴとバイポーラ・トランジスタとのカスケ
ード接続として理解出来る。高抵抗ｎ型ベース層におけ
るバイポーラ電流輸送の結果として、この領域の伝導率
が変化する。従って、逆方向電圧の高い素子の場合に
も、順方向抵抗の値を低くすることが出来る。
分は似ているカソード構造を有する。これは、簡単には
ＤＭＯＳＦＥＴとバイポーラ・トランジスタとのカスケ
ード接続として理解出来る。高抵抗ｎ型ベース層におけ
るバイポーラ電流輸送の結果として、この領域の伝導率
が変化する。従って、逆方向電圧の高い素子の場合に
も、順方向抵抗の値を低くすることが出来る。
【０００６】更に、最高のパワー・クラスの素子、即
ち、サイリスタの場合にも、ＭＯＳゲートを介してパワ
ー半導体を制御する前記の思想を実施することが今や提
案されている（これに関しては、Ｖ．Ａ．Ｋ．テンプル
（V.A.K. Temple)の著作『IEEETrans. Blectrom Device
s, ED-33) のページ１６０９−１６１８（１９８６年）
を見よ）。
ち、サイリスタの場合にも、ＭＯＳゲートを介してパワ
ー半導体を制御する前記の思想を実施することが今や提
案されている（これに関しては、Ｖ．Ａ．Ｋ．テンプル
（V.A.K. Temple)の著作『IEEETrans. Blectrom Device
s, ED-33) のページ１６０９−１６１８（１９８６年）
を見よ）。
【０００７】互いに隣接して並列に接続された複数の集
積セルから成るこの様なＭＯＳ制御サイリスタ（ＭＣＴ
と略記する）では、スィッチング可能なエミッタ・ショ
ートによるエミッタからｐ型ベースへの短絡回路を介し
てターンオフが構成される。この場合、エミッタと一体
化され、その本来の性質により、ｎチャネル又はｐチャ
ネルのＭＯＳＦＥＴとして随意に構成されることの出来
るＭＯＳＦＥＴは、スィッチとして役立つ。
積セルから成るこの様なＭＯＳ制御サイリスタ（ＭＣＴ
と略記する）では、スィッチング可能なエミッタ・ショ
ートによるエミッタからｐ型ベースへの短絡回路を介し
てターンオフが構成される。この場合、エミッタと一体
化され、その本来の性質により、ｎチャネル又はｐチャ
ネルのＭＯＳＦＥＴとして随意に構成されることの出来
るＭＯＳＦＥＴは、スィッチとして役立つ。
【０００８】単純な回路技術に関しては、サイリスタを
オフにするだけでなくて、ＭＯＳゲートの支援によりオ
ンにすることも望ましいことは言うまでもない。これ
は、出来れば、単一のゲート電極を使って達成出来るべ
きである。これらの要件を満たす構造は、前記のＶ．
Ａ．Ｋ．テンプルの論文（その図５）で既に提案されて
いる。この場合、基板面まで持ち上げられたｐ型ベース
層内のチャネルを介してｎ型ベース層に電子を注入する
ために、元のＭＣＴ集積セルの中に更なるＤＭＯＳ構造
を用いる、組合せターンオン及びターン・オフ・セルが
問題である。
オフにするだけでなくて、ＭＯＳゲートの支援によりオ
ンにすることも望ましいことは言うまでもない。これ
は、出来れば、単一のゲート電極を使って達成出来るべ
きである。これらの要件を満たす構造は、前記のＶ．
Ａ．Ｋ．テンプルの論文（その図５）で既に提案されて
いる。この場合、基板面まで持ち上げられたｐ型ベース
層内のチャネルを介してｎ型ベース層に電子を注入する
ために、元のＭＣＴ集積セルの中に更なるＤＭＯＳ構造
を用いる、組合せターンオン及びターン・オフ・セルが
問題である。
【０００９】しかし、この公知の組合せターンオン及び
ターンオフ・セルには二つの問題がある。ターンオンに
用いられるＤＭＯＳＦＥＴのチャネルは、表面に導かれ
るｐ型ベース層により形成される。典型的サイリスタに
ついては、このｐ型の深さは少なくとも２０μm の範囲
で変化する。この寸法も、ＤＭＯＳＦＥＴのチャネル長
さにほぼ対応する。よって、これは、約１μm である１
ＧＢＴの典型的なチャネル長さより著しく大きい。チャ
ネル長さが大きいために、ｎ型ベース層に注入される電
子の数が少なく、その結果と仕手ターンオン時にプラズ
マの効率的形成が妨げられてターンオン時間が長くな
る。
ターンオフ・セルには二つの問題がある。ターンオンに
用いられるＤＭＯＳＦＥＴのチャネルは、表面に導かれ
るｐ型ベース層により形成される。典型的サイリスタに
ついては、このｐ型の深さは少なくとも２０μm の範囲
で変化する。この寸法も、ＤＭＯＳＦＥＴのチャネル長
さにほぼ対応する。よって、これは、約１μm である１
ＧＢＴの典型的なチャネル長さより著しく大きい。チャ
ネル長さが大きいために、ｎ型ベース層に注入される電
子の数が少なく、その結果と仕手ターンオン時にプラズ
マの効率的形成が妨げられてターンオン時間が長くな
る。
【００１０】一方、殆ど正確に同数のターンオン要素及
びターンオフ要素が該素子内に存在するのは、組合せタ
ーンオン及びターンオフ・セルを使用する結果である。
その結果として、該素子に課される要件に関して、これ
らの要素の数と分布とを互いに独立に最適化する可能性
はない。これらの問題を改善するために、冒頭において
言及した印刷刊行物ＥＰ−Ａ１−0,３４0,４４５におい
て、ＭＣＴにおける公知の組合せターンオン及びターン
オフ・セルを、並列に接続した２個の別々のＭＣＴ及び
ＩＧＢＴ集積セルと置換すること（図１）が提案され
た。
びターンオフ要素が該素子内に存在するのは、組合せタ
ーンオン及びターンオフ・セルを使用する結果である。
その結果として、該素子に課される要件に関して、これ
らの要素の数と分布とを互いに独立に最適化する可能性
はない。これらの問題を改善するために、冒頭において
言及した印刷刊行物ＥＰ−Ａ１−0,３４0,４４５におい
て、ＭＣＴにおける公知の組合せターンオン及びターン
オフ・セルを、並列に接続した２個の別々のＭＣＴ及び
ＩＧＢＴ集積セルと置換すること（図１）が提案され
た。
【００１１】しかし、その様な素子を製造するには、少
なくとも１３のマスキング・レベルを有するプロセスが
必要である。しかし、非常に高精度で作動する平版印刷
を用いることが必要である。これらの全ての条件は、高
い製造コストを伴う複雑な製造作業につながると共に、
素子の歩留りを比較的に低くする。従って、これらの困
難を避けるために、簡単な素子が更に提案されており
（この関係では、１９８９年４月１２日の日本特許要約
第１３巻第１５０号（Ｅ−７４２）〔３４９８〕、又は
先のドイツ特許出願第Ｐ４０２４５２６．８号を見
よ）、この場合には２種類の集積セルが交互に隣接して
配置されている。この２種類の集積セルの一つはｐ−ｎ
−ｐ３層構造を持っており、他方はｐ−ｎ−ｐ−ｎ４層
構造を持っている（図２）。
なくとも１３のマスキング・レベルを有するプロセスが
必要である。しかし、非常に高精度で作動する平版印刷
を用いることが必要である。これらの全ての条件は、高
い製造コストを伴う複雑な製造作業につながると共に、
素子の歩留りを比較的に低くする。従って、これらの困
難を避けるために、簡単な素子が更に提案されており
（この関係では、１９８９年４月１２日の日本特許要約
第１３巻第１５０号（Ｅ−７４２）〔３４９８〕、又は
先のドイツ特許出願第Ｐ４０２４５２６．８号を見
よ）、この場合には２種類の集積セルが交互に隣接して
配置されている。この２種類の集積セルの一つはｐ−ｎ
−ｐ３層構造を持っており、他方はｐ−ｎ−ｐ−ｎ４層
構造を持っている（図２）。
【００１２】しかし、この簡単な素子の欠点は、約１ｋ
Ｖに及ぶ比較的に低い最大逆方向電圧である。従って、
素子の最高絶縁耐力が数ｋＶの範囲に及ぶことが必要と
される用途では、考慮の対象とはならない。
Ｖに及ぶ比較的に低い最大逆方向電圧である。従って、
素子の最高絶縁耐力が数ｋＶの範囲に及ぶことが必要と
される用途では、考慮の対象とはならない。
【００１３】
【発明の概要】従って、この発明の目的は、単一のＭＯ
Ｓゲートを介してオン、オフすることの出来るパワー半
導体素子を提供することであり、この素子は、その簡単
な構成の故に、僅かな工程で製造することが出来ると共
に、絶縁耐力に関して最高の要件を満たすものである。
Ｓゲートを介してオン、オフすることの出来るパワー半
導体素子を提供することであり、この素子は、その簡単
な構成の故に、僅かな工程で製造することが出来ると共
に、絶縁耐力に関して最高の要件を満たすものである。
【００１４】この目的は、冒頭において言及した種類の
素子において、(k)該第１エミッタ領域と該第１チャネ
ル領域とは、互いに分離され、互いに側方に隣接して該
第２ベース層の中へ突出しており、各第１エミッタ領域
及び各第１チャネル領域は、該カソード短絡回路領域と
共に後者の中に導かれて、その下に位置する層と共にエ
ミッタ・セル又はＤＭＯＳセルを形成し、そのセルは互
いに隣接していて電気的に並列に接続されることで達成
される。
素子において、(k)該第１エミッタ領域と該第１チャネ
ル領域とは、互いに分離され、互いに側方に隣接して該
第２ベース層の中へ突出しており、各第１エミッタ領域
及び各第１チャネル領域は、該カソード短絡回路領域と
共に後者の中に導かれて、その下に位置する層と共にエ
ミッタ・セル又はＤＭＯＳセルを形成し、そのセルは互
いに隣接していて電気的に並列に接続されることで達成
される。
【００１５】本発明の精髄は、カソード側エミッタとＭ
ＯＳ制御カソード短絡回路とを組み合わせて製造困難な
複雑な構造を形成する公知のＭＣＴ集積セルの代わり
に、個々のセルを互いに隣接させて配置し、これがエミ
ッタ（エミッタ・セルの場合）又はＭＯＳ制御短絡回路
（ＤＭＯＳセルの場合）を含むが、両方は含まないこと
である。
ＯＳ制御カソード短絡回路とを組み合わせて製造困難な
複雑な構造を形成する公知のＭＣＴ集積セルの代わり
に、個々のセルを互いに隣接させて配置し、これがエミ
ッタ（エミッタ・セルの場合）又はＭＯＳ制御短絡回路
（ＤＭＯＳセルの場合）を含むが、両方は含まないこと
である。
【００１６】絶縁耐力が大きくなっていて、且つ製造し
やすいという利点とは別に、本発明の素子は更に、必要
に応じて異なる数のエミッタ・セル及びＤＭＯＳセルを
互いに組み合わせることが出来るので、電気的特性の設
計の自由度が大きいという利点を持っている。本発明の
素子の第１の好適な実施例は、(a) 該エミッタ・セル及
び該ＤＭＯＳセルに加えて、ターンオン・セルが設けら
れて、該ターンオン・セルは該エミッタ・セル及びＤＭ
ＯＳセルの間に配置されて、これに並列に接続され、各
ターンオン・セルは少なくとも一つのエミッタ・セルに
隣接し、(b) 各ターンオン・セルの内側で、該第２ベー
ス層と、該第２ベース層の中断部における該第１ベース
層とが前後して該第１主面へと導かれ、該第１ベース層
は該第２ベース層に囲まれるターンオン領域を形成し、
(c) 各ターンオン・セルの内側で、該第１ゲート電極は
該第２ベース層を覆い、これは該ターンオン領域と、隣
接するエミッタ・セルの該第１エミッタ領域との間に導
かれることを特徴とする。
やすいという利点とは別に、本発明の素子は更に、必要
に応じて異なる数のエミッタ・セル及びＤＭＯＳセルを
互いに組み合わせることが出来るので、電気的特性の設
計の自由度が大きいという利点を持っている。本発明の
素子の第１の好適な実施例は、(a) 該エミッタ・セル及
び該ＤＭＯＳセルに加えて、ターンオン・セルが設けら
れて、該ターンオン・セルは該エミッタ・セル及びＤＭ
ＯＳセルの間に配置されて、これに並列に接続され、各
ターンオン・セルは少なくとも一つのエミッタ・セルに
隣接し、(b) 各ターンオン・セルの内側で、該第２ベー
ス層と、該第２ベース層の中断部における該第１ベース
層とが前後して該第１主面へと導かれ、該第１ベース層
は該第２ベース層に囲まれるターンオン領域を形成し、
(c) 各ターンオン・セルの内側で、該第１ゲート電極は
該第２ベース層を覆い、これは該ターンオン領域と、隣
接するエミッタ・セルの該第１エミッタ領域との間に導
かれることを特徴とする。
【００１７】その結果として、本発明の素子のターンオ
ン機能は単純に確保される。本発明の別の有利な実施例
は、特許請求の範囲の欄に記載した従属請求項の記載に
従う。本発明と、その多くの利点とは、添付図面との関
連で以下の詳細な記述を参照することにより容易に理解
されよう。
ン機能は単純に確保される。本発明の別の有利な実施例
は、特許請求の範囲の欄に記載した従属請求項の記載に
従う。本発明と、その多くの利点とは、添付図面との関
連で以下の詳細な記述を参照することにより容易に理解
されよう。
【００１８】
【実施例】本発明の素子を理解しやすくするために、最
初に、ＭＣＴの場合の従来技術を図１及び図２を参照し
てもう一度説明する。図面においては、同じ参照数字は
同一又は対応する部分を指す。図１は、冒頭において言
及した印刷刊行物ＥＰ−Ａ１−0,３４0,４４５により公
知となっているＭＯＳ制御サイリスタの二つの異なる集
積セルを示す。ＩＧＢＴセル（右側部分）とＭＣＴセル
（左側部分）とは、大面積のウェーハ状半導体基板１４
の内側に交互に配置されており、この基板は、上側（カ
ソードＫの側）が第１主面Ｈ１により画定され、下側
（アノードＡの側）が第２主面Ｈ２により画定されてい
る。全てのセルに共通に連続的な第１ベース層８があ
り、これは半導体基板１４のｎ- 型にドーピングされた
母材と、アノード側のｐ+ 型にドーピングされたエミッ
タ層９とにより形成される。
初に、ＭＣＴの場合の従来技術を図１及び図２を参照し
てもう一度説明する。図面においては、同じ参照数字は
同一又は対応する部分を指す。図１は、冒頭において言
及した印刷刊行物ＥＰ−Ａ１−0,３４0,４４５により公
知となっているＭＯＳ制御サイリスタの二つの異なる集
積セルを示す。ＩＧＢＴセル（右側部分）とＭＣＴセル
（左側部分）とは、大面積のウェーハ状半導体基板１４
の内側に交互に配置されており、この基板は、上側（カ
ソードＫの側）が第１主面Ｈ１により画定され、下側
（アノードＡの側）が第２主面Ｈ２により画定されてい
る。全てのセルに共通に連続的な第１ベース層８があ
り、これは半導体基板１４のｎ- 型にドーピングされた
母材と、アノード側のｐ+ 型にドーピングされたエミッ
タ層９とにより形成される。
【００１９】第１ベース層８及びエミッタ層９とは別
に、該素子をオンにするために設けられたＩＧＢＴセル
は、各々、ｐ+ 型にドーピングされたコレクタ領域１
３、ｐ型にドーピングされたチャネル領域１２、及びｎ
+型にドーピングされたソース領域１１から成る。チャ
ネル領域１２の上に絶縁されてゲート電極３が配置され
ており、この電極は適当なバイアスの場合にはチャネル
領域１２にｎ型チャネルを生成し、このチャネルを介し
て電子が第１ベース層８に流入してエミッタ層９からの
ホール注入を生じさせることが出来る。
に、該素子をオンにするために設けられたＩＧＢＴセル
は、各々、ｐ+ 型にドーピングされたコレクタ領域１
３、ｐ型にドーピングされたチャネル領域１２、及びｎ
+型にドーピングされたソース領域１１から成る。チャ
ネル領域１２の上に絶縁されてゲート電極３が配置され
ており、この電極は適当なバイアスの場合にはチャネル
領域１２にｎ型チャネルを生成し、このチャネルを介し
て電子が第１ベース層８に流入してエミッタ層９からの
ホール注入を生じさせることが出来る。
【００２０】ＭＣＴセル（ターンオン・セル）では、
ｎ’型にドーピングされたエミッタ領域７とｎ型にドー
ピングされたチャネル領域５とが第１主面Ｈ１から第２
のｐ型にドーピングされたベース層７の中に突出する。
第１主面Ｈ１まで隆起したチャネル領域５により該第２
ベース層７から分離されているｐ+ 型にドーピングされ
たカソード短絡回路領域４は、該第１主面Ｈ１からチャ
ネル領域５の中に導かれている。共通ゲート電極３も、
上に導かれているチャネル領域５のうえに延在してい
る。
ｎ’型にドーピングされたエミッタ領域７とｎ型にドー
ピングされたチャネル領域５とが第１主面Ｈ１から第２
のｐ型にドーピングされたベース層７の中に突出する。
第１主面Ｈ１まで隆起したチャネル領域５により該第２
ベース層７から分離されているｐ+ 型にドーピングされ
たカソード短絡回路領域４は、該第１主面Ｈ１からチャ
ネル領域５の中に導かれている。共通ゲート電極３も、
上に導かれているチャネル領域５のうえに延在してい
る。
【００２１】ＩＧＢＴセルのソース領域１１及びコレク
タ領域１３と全く同様に、ＭＣＴセルのカソード短絡回
路領域４とエミッタ領域６とは金属コーティングの形の
カソード接点１と接触している。エミッタ層９は金属ア
ノード接点１０により対応的に覆われている。負のポテ
ンシャル（カソードＫのポテンシャルと称する）をゲー
ト電極３に加えることにより、図１のサイリスタはＭＣ
Ｔセルによりターンオン状態から順方向遮断状態に転換
する。ターンオン挙動を改善するためにＩＧＢＴセルが
付加的に設けられている。
タ領域１３と全く同様に、ＭＣＴセルのカソード短絡回
路領域４とエミッタ領域６とは金属コーティングの形の
カソード接点１と接触している。エミッタ層９は金属ア
ノード接点１０により対応的に覆われている。負のポテ
ンシャル（カソードＫのポテンシャルと称する）をゲー
ト電極３に加えることにより、図１のサイリスタはＭＣ
Ｔセルによりターンオン状態から順方向遮断状態に転換
する。ターンオン挙動を改善するためにＩＧＢＴセルが
付加的に設けられている。
【００２２】冒頭において既に言及した他の公知の素子
構造は、図２に示されている様に、複雑なＭＣＴ及びＩ
ＧＢＴセルの代わりに二つの単純なセルの種類が並列に
接続されていることを特徴とする。一方のセル種類（図
２の左側部分）においては、ｎ+ 型にドーピングされた
エミッタ領域１５とｐ型にドーピングされたベース領域
とが互いに入れ子になって第１ベース層８の中に突出し
て、該層を下に位置させて４層構造を形成している。
構造は、図２に示されている様に、複雑なＭＣＴ及びＩ
ＧＢＴセルの代わりに二つの単純なセルの種類が並列に
接続されていることを特徴とする。一方のセル種類（図
２の左側部分）においては、ｎ+ 型にドーピングされた
エミッタ領域１５とｐ型にドーピングされたベース領域
とが互いに入れ子になって第１ベース層８の中に突出し
て、該層を下に位置させて４層構造を形成している。
【００２３】他方のセル種類（図２の右側部分）にとい
ては、ｐ+ 型ドーピングされた接点領域１７が第１ベー
ス層８の中に導かれる。側部に導かれるベース領域１６
と、ベース領域１６及び接点領域１７の間に位置する第
１ベース層８の部分とはゲート電極３によって覆われて
いる。図２の素子は極めて簡単な構造を持っているけれ
ども、始めに述べた様に、これは逆方向電圧に関して高
度の要件を満たしてはいないので、図１の素子から更な
る考察を進めることになる。
ては、ｐ+ 型ドーピングされた接点領域１７が第１ベー
ス層８の中に導かれる。側部に導かれるベース領域１６
と、ベース領域１６及び接点領域１７の間に位置する第
１ベース層８の部分とはゲート電極３によって覆われて
いる。図２の素子は極めて簡単な構造を持っているけれ
ども、始めに述べた様に、これは逆方向電圧に関して高
度の要件を満たしてはいないので、図１の素子から更な
る考察を進めることになる。
【００２４】図１のターンオン・セルは寄生的な垂直ｐ
−ｎ−ｐバイポーラ構造を有する（ホール・エミッタ＝
第２ベース層７；ベース＝チャネル領域５；ホール・コ
レクタ＝カソード短絡回路領域４）。この寄生バイポー
ラ・トランジスタは、ゲート電極３における電圧に関わ
らずアノードＡから来るホールを受け取ることが出来
る。これが起こると、多数のホールが、この寄生経路を
介してカソード短絡回路領域４の中に流れ込む、即ち、
サイリスタの実際のエミッタ領域６を経由せずに流入す
る。このとき後者は対応的に低い電子放出に反応する。
これが該サイリスタの電気的特性に関して意味するの
は、この様な素子が高ＯＮ抵抗と共に低い順方向特性を
有する、即ち、高ライン損失も有することである。
−ｎ−ｐバイポーラ構造を有する（ホール・エミッタ＝
第２ベース層７；ベース＝チャネル領域５；ホール・コ
レクタ＝カソード短絡回路領域４）。この寄生バイポー
ラ・トランジスタは、ゲート電極３における電圧に関わ
らずアノードＡから来るホールを受け取ることが出来
る。これが起こると、多数のホールが、この寄生経路を
介してカソード短絡回路領域４の中に流れ込む、即ち、
サイリスタの実際のエミッタ領域６を経由せずに流入す
る。このとき後者は対応的に低い電子放出に反応する。
これが該サイリスタの電気的特性に関して意味するの
は、この様な素子が高ＯＮ抵抗と共に低い順方向特性を
有する、即ち、高ライン損失も有することである。
【００２５】この望ましくないメカニズムと戦う可能な
手段の一つは、寄生バイポーラ・トランジスタの区域を
出来るだけ小さくすることである。これは、エミッタ領
域６をポリシリコン・ゲート電極３のエッジで最適に調
整しなければならないことを意味し、このゲート電極は
チャネル領域５及びカソード短絡回路領域４の横方向位
置を決定する。同様にして、非常に大きい曲率半径を
（従って低い活性ベース区域を）得るために、全ての拡
散は個々の領域についてなるべく均一であるべきであ
る。これらの要件は既に、この種類の救済策は非常に高
価で複雑な技術（例えばウェーハ・ステッパー）によっ
てのみ実現出来ることを明白にする。
手段の一つは、寄生バイポーラ・トランジスタの区域を
出来るだけ小さくすることである。これは、エミッタ領
域６をポリシリコン・ゲート電極３のエッジで最適に調
整しなければならないことを意味し、このゲート電極は
チャネル領域５及びカソード短絡回路領域４の横方向位
置を決定する。同様にして、非常に大きい曲率半径を
（従って低い活性ベース区域を）得るために、全ての拡
散は個々の領域についてなるべく均一であるべきであ
る。これらの要件は既に、この種類の救済策は非常に高
価で複雑な技術（例えばウェーハ・ステッパー）によっ
てのみ実現出来ることを明白にする。
【００２６】本発明は別の道を取る。即ち、統合するの
が困難な二つの構成要素、即ち、カソード側のｎ+ エミ
ッタ及びＭＯＳ制御短絡回路は、該素子のサイリスタ部
分において独立の集積セルに互いに分離されて収容され
る（これは図１のＭＣＴセルに対応する）。この解決策
の基本的実施例が図３に示されている。この場合にも、
半導体基板１４は、二つの主面Ｈ１及びＨ２の間に、連
続的なｎ- 型にドーピングされた第１ベース層８と、連
続的なｐ型にドーピングされた第２ベース層７と、連続
的なｐ+ 型にドーピングされたエミッタ層９とを有す
る。今や、２種類の異なる集積セルが半導体基板１４、
エミッタ・セルＥ及びＤＭＯＳセルＤ（図３に破線の長
方形で示されている）の内側に形成されている。
が困難な二つの構成要素、即ち、カソード側のｎ+ エミ
ッタ及びＭＯＳ制御短絡回路は、該素子のサイリスタ部
分において独立の集積セルに互いに分離されて収容され
る（これは図１のＭＣＴセルに対応する）。この解決策
の基本的実施例が図３に示されている。この場合にも、
半導体基板１４は、二つの主面Ｈ１及びＨ２の間に、連
続的なｎ- 型にドーピングされた第１ベース層８と、連
続的なｐ型にドーピングされた第２ベース層７と、連続
的なｐ+ 型にドーピングされたエミッタ層９とを有す
る。今や、２種類の異なる集積セルが半導体基板１４、
エミッタ・セルＥ及びＤＭＯＳセルＤ（図３に破線の長
方形で示されている）の内側に形成されている。
【００２７】エミッタ・セルＥにおいては、第１主面Ｈ
１から第２ベース層７の中へｎ+ 型にドーピングされた
第１エミッタ領域２０が導かれていて、このエミッタ領
域は、その下に位置する７、８及び９と共にサイリスタ
の４層構造を形成する。５層構造を有するＤＭＯＳセル
Ｄにおいて、第１主面Ｈ１から第２ベース層７の中へｎ
型にドーピングされた第１チャネル領域１９が突出して
おり、その中へ、ｐ+ 型にドーピングされたカソード短
絡回路領域１８が導かれている。第チャネル領域１９
は、カソード短絡回路領域１８の外側で第１主面Ｈ１へ
隆起していて、そこでは絶縁された第１ゲート電極によ
り覆われている。カソード短絡回路領域１８及び第１エ
ミッタ領域２０はカソード接点１と直接接触している。
１から第２ベース層７の中へｎ+ 型にドーピングされた
第１エミッタ領域２０が導かれていて、このエミッタ領
域は、その下に位置する７、８及び９と共にサイリスタ
の４層構造を形成する。５層構造を有するＤＭＯＳセル
Ｄにおいて、第１主面Ｈ１から第２ベース層７の中へｎ
型にドーピングされた第１チャネル領域１９が突出して
おり、その中へ、ｐ+ 型にドーピングされたカソード短
絡回路領域１８が導かれている。第チャネル領域１９
は、カソード短絡回路領域１８の外側で第１主面Ｈ１へ
隆起していて、そこでは絶縁された第１ゲート電極によ
り覆われている。カソード短絡回路領域１８及び第１エ
ミッタ領域２０はカソード接点１と直接接触している。
【００２８】ＤＭＯＳセルＤの５層構造と対照的に、エ
ミッタ・セルＥの４層構造はラッチすることが出来る。
第１ゲート電極３に負の電圧が与えられると、第１チャ
ネル領域１９内のｐ型チャネルはターンオン時に導通
し、このときカソード短絡回路領域１８は第２ベース層
７に直接接続される。この場合、全てのエミッタ短絡回
路がカソード側で活性にされる。活性化される短絡回路
の数が充分に大きい場合には、該サイリスタは最早ラッ
チされた状態を維持することが出来なくて、該素子はオ
フに転じる。
ミッタ・セルＥの４層構造はラッチすることが出来る。
第１ゲート電極３に負の電圧が与えられると、第１チャ
ネル領域１９内のｐ型チャネルはターンオン時に導通
し、このときカソード短絡回路領域１８は第２ベース層
７に直接接続される。この場合、全てのエミッタ短絡回
路がカソード側で活性にされる。活性化される短絡回路
の数が充分に大きい場合には、該サイリスタは最早ラッ
チされた状態を維持することが出来なくて、該素子はオ
フに転じる。
【００２９】図３の実施例では、該素子のカソード側だ
けが構造を持っている、即ち、特別の単位に区分されて
おり、アノード側のエミッタ層９は連続的に付けられて
いる。本発明の発展形では、該素子のアノード側にも構
造を持たせることが出来る。その様な素子の実現可能な
実施例が図４に示されている。この場合、エミッタ層９
は、いずれの場合にもＤＭＯＳセルＤの内側で第１チャ
ネル領域１９に対向して位置する個々の第２エミッタ領
域２５に分割されている。第２エミッタ領域２５の間
で、いずれの場合にも第１エミッタ領域２０に対向して
（即ち、各エミッタ・セルＥの内側で）、第２のｐ型に
ドーピングされたチャネル領域２１が第２主面Ｈ２から
第１ベース層８の中へ突出している。
けが構造を持っている、即ち、特別の単位に区分されて
おり、アノード側のエミッタ層９は連続的に付けられて
いる。本発明の発展形では、該素子のアノード側にも構
造を持たせることが出来る。その様な素子の実現可能な
実施例が図４に示されている。この場合、エミッタ層９
は、いずれの場合にもＤＭＯＳセルＤの内側で第１チャ
ネル領域１９に対向して位置する個々の第２エミッタ領
域２５に分割されている。第２エミッタ領域２５の間
で、いずれの場合にも第１エミッタ領域２０に対向して
（即ち、各エミッタ・セルＥの内側で）、第２のｐ型に
ドーピングされたチャネル領域２１が第２主面Ｈ２から
第１ベース層８の中へ突出している。
【００３０】ｎ+ 型にドーピングされたアノード短絡回
路領域２４は、いずれの場合にも第２主面Ｈ２から第２
チャネル領域２１の中へ導かれてアノード接点２３と接
触している。この構成では、第２チャネル領域２１は、
アノード短絡回路領域２４の外側で第２主面Ｈ２へ導か
れ、そこで第２ゲート電極２２により覆われており、こ
のゲート電極は半導体基板１４から絶縁されて第２主面
Ｈ２の上に配置されている。
路領域２４は、いずれの場合にも第２主面Ｈ２から第２
チャネル領域２１の中へ導かれてアノード接点２３と接
触している。この構成では、第２チャネル領域２１は、
アノード短絡回路領域２４の外側で第２主面Ｈ２へ導か
れ、そこで第２ゲート電極２２により覆われており、こ
のゲート電極は半導体基板１４から絶縁されて第２主面
Ｈ２の上に配置されている。
【００３１】本発明の素子に関する叙上の記述は、全
て、ターンオンに限定されている。ターンオンの付加的
機能は、この構成では考慮されていない。それは、図３
に描かれている構造では、同じＭＯＳゲートで、製造時
に更なるマスキング・ステップを適用しないで実現する
ことが出来る。この目的に必要とされる素子構造の変形
が図５に示されている。
て、ターンオンに限定されている。ターンオンの付加的
機能は、この構成では考慮されていない。それは、図３
に描かれている構造では、同じＭＯＳゲートで、製造時
に更なるマスキング・ステップを適用しないで実現する
ことが出来る。この目的に必要とされる素子構造の変形
が図５に示されている。
【００３２】図５の実施例では、半導体基板１４の内側
でエミッタ・セルＥ及びＤＭＯＳセルＤに加えて所謂タ
ーンオン・セルＳが設けられており、このターンオン・
セルは、エミッタ・セルＥとＤＭＯＳセルＤとの間に配
置されて、これと並列に接続されている（図５において
破線で示されている）。この構成では、各ターンオン・
セルＳは少なくとも一つの隣接エミッタ・セルＥと隣接
している。
でエミッタ・セルＥ及びＤＭＯＳセルＤに加えて所謂タ
ーンオン・セルＳが設けられており、このターンオン・
セルは、エミッタ・セルＥとＤＭＯＳセルＤとの間に配
置されて、これと並列に接続されている（図５において
破線で示されている）。この構成では、各ターンオン・
セルＳは少なくとも一つの隣接エミッタ・セルＥと隣接
している。
【００３３】各ターンオン・セルＳの内側で、第２ベー
ス層７と、該第２ベース層７の中断部における該第２ベ
ース層８とは、前後して第１主面Ｈ１へ導かれ、第１ベ
ース層８は、第２ベース層７に囲まれるターンオン領域
２６を形成する。更に、各ターンオン・セルＳの内側で
第１ゲート電極３も第２ベース層７を覆っており、これ
はターンオン領域２６と隣接するエミッタ・セルＥの第
１エミッタ領域２０との間で導かれる。
ス層７と、該第２ベース層７の中断部における該第２ベ
ース層８とは、前後して第１主面Ｈ１へ導かれ、第１ベ
ース層８は、第２ベース層７に囲まれるターンオン領域
２６を形成する。更に、各ターンオン・セルＳの内側で
第１ゲート電極３も第２ベース層７を覆っており、これ
はターンオン領域２６と隣接するエミッタ・セルＥの第
１エミッタ領域２０との間で導かれる。
【００３４】導かれる第２ベース層７の表面を、第１ゲ
ート電極３では正の信号により反転させる、従って電子
伝導性とすることが出来る。これらの電子は、隣接する
エミッタ・セルＥの第１エミッタ領域２０から反転チャ
ネルを通して第１ベース層８のターンオン領域に流れ込
んで、そこで該素子をオン状態に転換させる。この場
合、ターンオン電流のレベルを、ターンオン・セルＳの
厚みを介して設定することが出来る。
ート電極３では正の信号により反転させる、従って電子
伝導性とすることが出来る。これらの電子は、隣接する
エミッタ・セルＥの第１エミッタ領域２０から反転チャ
ネルを通して第１ベース層８のターンオン領域に流れ込
んで、そこで該素子をオン状態に転換させる。この場
合、ターンオン電流のレベルを、ターンオン・セルＳの
厚みを介して設定することが出来る。
【００３５】図５の新しい構造を、同じ電気的機能を有
する図１の公知構造と比較すれば、３段階のマスキング
工程を省略してこの新しい素子を構造出来ることが直に
分る。このことは、サイリスタなどの大面積素子につい
ては、特に、歩留りを向上させることが出来ることを意
味する。図５の素子の特別の利点は、一方において非常
に簡単な製造プロセスにあり、他方において非常に低い
ＯＮ抵抗にある。よって、ここに提案した構造は、大電
流を伝導する能力（大面積を有する素子により達成され
る）と同時に静ロス（static losses)の小さいことを必
要とする用途に有益である。
する図１の公知構造と比較すれば、３段階のマスキング
工程を省略してこの新しい素子を構造出来ることが直に
分る。このことは、サイリスタなどの大面積素子につい
ては、特に、歩留りを向上させることが出来ることを意
味する。図５の素子の特別の利点は、一方において非常
に簡単な製造プロセスにあり、他方において非常に低い
ＯＮ抵抗にある。よって、ここに提案した構造は、大電
流を伝導する能力（大面積を有する素子により達成され
る）と同時に静ロス（static losses)の小さいことを必
要とする用途に有益である。
【００３６】本発明の他の発展形によると、反転ダイオ
ード又はフリーホイーリング・ダイオードを図３の構造
に一体化することも出来る。その様な組合せ素子の実施
例が図６に描かれている。図６の素子においては、ｎ+
型にドーピングされた連続的中間層２８が半導体基板１
４において第１ベース層８とエミッタ層９との間に配置
されている。第２ベース層７は所定領域において中断さ
せられていて、第１ベース層８は、そこで第１主面Ｈ１
へ導かれる。更に、エミッタ層９も、これらの所定領域
で中断させられており、中間層２８が第２主面Ｈ２へ導
かれる。最後に、ｐ+ 型にドーピングされた抽出領域２
７は、各々の場合に第１主面Ｈ１から、これらの所定領
域において第１ベース層８の中に突出して、カソード接
点１と接触している。この一連の抽出領域２７、第１ベ
ース層８及び中間層２８は、残りのセルに逆平行に結合
されたダイオードを形成する。
ード又はフリーホイーリング・ダイオードを図３の構造
に一体化することも出来る。その様な組合せ素子の実施
例が図６に描かれている。図６の素子においては、ｎ+
型にドーピングされた連続的中間層２８が半導体基板１
４において第１ベース層８とエミッタ層９との間に配置
されている。第２ベース層７は所定領域において中断さ
せられていて、第１ベース層８は、そこで第１主面Ｈ１
へ導かれる。更に、エミッタ層９も、これらの所定領域
で中断させられており、中間層２８が第２主面Ｈ２へ導
かれる。最後に、ｐ+ 型にドーピングされた抽出領域２
７は、各々の場合に第１主面Ｈ１から、これらの所定領
域において第１ベース層８の中に突出して、カソード接
点１と接触している。この一連の抽出領域２７、第１ベ
ース層８及び中間層２８は、残りのセルに逆平行に結合
されたダイオードを形成する。
【００３７】この際、冒頭で言及した参考のドイツ特許
出願Ｐ４０２４５２6.８に記載されているプロセスなど
の自己調整プロセスを、図３〜６の素子を製造するため
に平版印刷に用いることが出来ることを指摘する。これ
までは、エミッタ・セルＥ、ＤＭＯＳセルＤ、及びター
ンオン・セルＳ（これはＩＧＢＴセルとも称することが
出来る）のみについて説明をした。原理的に、所望の素
子特性を得るために、これら異なる要素的セルを随意に
組み合わせることが出来る。正方形又は長方形の要素セ
ルで素子を実現することは別に、エミッタ・セルＥ、Ｄ
ＭＯＳセルＤ及びターンオン・セルＳの少なくとも一部
分を細長いストリップとして構成することが出来る。更
に、正方形のセル及びストリップの混合物を用いること
も可能である。特にターンオン・セルＳをターンオン・
ストリップとして構成した、その様な混合構成の二つの
代表的実施例が図７及び図８に示されている。
出願Ｐ４０２４５２6.８に記載されているプロセスなど
の自己調整プロセスを、図３〜６の素子を製造するため
に平版印刷に用いることが出来ることを指摘する。これ
までは、エミッタ・セルＥ、ＤＭＯＳセルＤ、及びター
ンオン・セルＳ（これはＩＧＢＴセルとも称することが
出来る）のみについて説明をした。原理的に、所望の素
子特性を得るために、これら異なる要素的セルを随意に
組み合わせることが出来る。正方形又は長方形の要素セ
ルで素子を実現することは別に、エミッタ・セルＥ、Ｄ
ＭＯＳセルＤ及びターンオン・セルＳの少なくとも一部
分を細長いストリップとして構成することが出来る。更
に、正方形のセル及びストリップの混合物を用いること
も可能である。特にターンオン・セルＳをターンオン・
ストリップとして構成した、その様な混合構成の二つの
代表的実施例が図７及び図８に示されている。
【００３８】上側部分において、図７はカソード側から
の、正方形エミッタ・セルＥ及びＤＭＯＳセルＤの交互
パターンの平面図を示し、これは中間がターンオン・ス
トリップ２９によって中断されている。この図の下側部
分は、該素子の断面の詳細な示す。この実施例に関して
は、同数のＤＭＯＳセルＤとエミッタ・セルＥとがある
ことを指摘することが出来る。
の、正方形エミッタ・セルＥ及びＤＭＯＳセルＤの交互
パターンの平面図を示し、これは中間がターンオン・ス
トリップ２９によって中断されている。この図の下側部
分は、該素子の断面の詳細な示す。この実施例に関して
は、同数のＤＭＯＳセルＤとエミッタ・セルＥとがある
ことを指摘することが出来る。
【００３９】本発明の素子構造においては（図４）、タ
ーンオフ能力は、ＤＭＯＳセルＤの数の、エミッタ・セ
ルＥの数に対する比に依存する。チャネルの距離が図１
の公知構造と比べると基本的に大きいという事実は、こ
の場合にはターンオフ能力の或る程度の損失を受け入れ
る必要があることを意味する。この損失は、より多くの
ＤＭＯＳセルＤをより少数のエミッタ・セルＥと組み合
わせることにより、或る範囲内で補償することが出来
る。この種の構造の代表的実施例が図８に示されてい
る。これに関して、エミッタ・セルＥ１個当たりのＤＭ
ＯＳセルＤの数に関しては、この場合には上限がないと
言うことが出来る。
ーンオフ能力は、ＤＭＯＳセルＤの数の、エミッタ・セ
ルＥの数に対する比に依存する。チャネルの距離が図１
の公知構造と比べると基本的に大きいという事実は、こ
の場合にはターンオフ能力の或る程度の損失を受け入れ
る必要があることを意味する。この損失は、より多くの
ＤＭＯＳセルＤをより少数のエミッタ・セルＥと組み合
わせることにより、或る範囲内で補償することが出来
る。この種の構造の代表的実施例が図８に示されてい
る。これに関して、エミッタ・セルＥ１個当たりのＤＭ
ＯＳセルＤの数に関しては、この場合には上限がないと
言うことが出来る。
【００４０】叙上に記載した長方形セルの代わりに、本
発明の範囲内で他のセル形状を用いることが出来ること
は言うまでもない。よって、図９は、同数のエミッタ・
セルＥとＤＭＯＳセルＤとを有する、図７に対応する構
成を示しており、個々のセルは各々六角形である。図１
０は、図８に対応して、六角形のセルを有する実施例を
示し、この場合にはＤＭＯＳセルＤの数が優勢である。
最後に、図１１は、三角形のＤＭＯＳセルＤを六角形の
エミッタ・セルＥと組み合わせた素子の詳細を示す。
発明の範囲内で他のセル形状を用いることが出来ること
は言うまでもない。よって、図９は、同数のエミッタ・
セルＥとＤＭＯＳセルＤとを有する、図７に対応する構
成を示しており、個々のセルは各々六角形である。図１
０は、図８に対応して、六角形のセルを有する実施例を
示し、この場合にはＤＭＯＳセルＤの数が優勢である。
最後に、図１１は、三角形のＤＭＯＳセルＤを六角形の
エミッタ・セルＥと組み合わせた素子の詳細を示す。
【００４１】前記の構造は、図示の個々の層及び領域の
伝導タイプ及びドーピングで実施することも出来るし、
相補的伝導タイプ及びドーピングで実施することも出来
るという事を指摘できる。明らかに、本発明のいろいろ
な修正及び変形が上記の教示に鑑みて可能である。従っ
て、特許請求の範囲の欄の記載内容の範囲内で、明細書
に記載した以外の熊様で本発明を実施できることが理解
されなければならない。
伝導タイプ及びドーピングで実施することも出来るし、
相補的伝導タイプ及びドーピングで実施することも出来
るという事を指摘できる。明らかに、本発明のいろいろ
な修正及び変形が上記の教示に鑑みて可能である。従っ
て、特許請求の範囲の欄の記載内容の範囲内で、明細書
に記載した以外の熊様で本発明を実施できることが理解
されなければならない。
【図１】比較的に複雑な内部構造を有する従来技術の第
１のＭＯＳ制御バイポーラ・パワー半導体素子の集積セ
ルの断面を示す。
１のＭＯＳ制御バイポーラ・パワー半導体素子の集積セ
ルの断面を示す。
【図２】従来技術による第２の簡単化されたＭＯＳ制御
バイポーラ・パワー半導体素子の集積セルの断面を示
す。
バイポーラ・パワー半導体素子の集積セルの断面を示
す。
【図３】別々のエミッタ・セル（Ｅ）及びＤＭＯＳセル
（Ｄ）を有する本発明のパワー半導体素子の第１の好適
な代表的実施例の集積セルの断面を示す。
（Ｄ）を有する本発明のパワー半導体素子の第１の好適
な代表的実施例の集積セルの断面を示す。
【図４】アノード側にＭＯＳ制御短絡回路が付加されて
いる本発明のパワー半導体素子の第２の好適な代表的実
施例を示す。
いる本発明のパワー半導体素子の第２の好適な代表的実
施例を示す。
【図５】エミッタ・セル及びＤＭＯＳセルの間にターン
オン・セル（Ｓ）が付加されている本発明のパワー半導
体素子の第３の好適な代表的実施例を示す。
オン・セル（Ｓ）が付加されている本発明のパワー半導
体素子の第３の好適な代表的実施例を示す。
【図６】集積逆方向ダイオードを有する本発明のパワー
半導体素子の第４の好適な代表的実施例を示す。
半導体素子の第４の好適な代表的実施例を示す。
【図７】本発明の素子において挿入されたターンオン・
ストリップを有する同一数のエミッタ・セル及びＤＭＯ
Ｓセルの第１の代表的構成を示す。
ストリップを有する同一数のエミッタ・セル及びＤＭＯ
Ｓセルの第１の代表的構成を示す。
【図８】図７とは異なっていて大多数のＤＭＯＳセルを
有する代表的セル構成を示す。
有する代表的セル構成を示す。
【図９】六角形のエミッタ・セル及びＤＭＯＳセルを有
する図７に対応する構成を示す。
する図７に対応する構成を示す。
【図１０】六角形のエミッタ・セル及びＤＭＯＳセルを
有する図８に対応する構成を示す。
有する図８に対応する構成を示す。
【図１１】三角形のＤＭＯＳセルと六角形のエミッタ・
セルとの混合構成を示す。
セルとの混合構成を示す。
１ カソード接点 ２ ゲート絶縁体 ３ ゲート電極 ４ カソード短絡回路領域 ５、１２ チャネル領域 ６、１５ エミッタ領域 ７、８ ベース層 ９ エミッタ層 １０ アノード接点 １１ ソース領域 １３ コレクタ領域 １４ 半導体基板 １６ ベース領域 １７ 接点領域 １８ カソード短絡回路領域 １９、２１ チャネル領域 ２０、２５ エミッタ領域 ２２ ゲート電極 ２３ アノード接点 ２４ アノード短絡回路領域 ２６ ターンオン領域 ２７ 抽出領域 ２８ 中間層 ２９ ターンオン・ストリップ ３０ ゲート絶縁体 Ａ アノード Ｋ カソード Ｅ エミッタ・セル Ｄ ＤＭＯＳセル Ｓ ターンオン・セル Ｈ１、Ｈ２ 主面
Claims (9)
- 【請求項１】 (a) 一方の側が第１主面により、他方の
側が第２主面により画定されて、その内部に第１ベース
層を形成する第１伝導タイプの半導体基板と、 (b) 該第２主面から該第１ベース層の中へ突出する該第
１伝導タイプの反対の第２伝導タイプのエミッタ層と、 (c) 該第１主面から該第１ベース層の中へ突出する該第
２伝導タイプの第２ベース層と、 (d) 該第１主面から該第２ベース層の中へ突出する該第
１伝導タイプの複数の第１エミッタ領域と、 (e) 該第１主面から該第２ベース層の中へ突出する該第
１伝導タイプの複数の第１チャネル領域と、 (f) 各々の場合に該第１主面から該第１チャネル領域の
中へ通される該第２伝導タイプの複数のカソード短絡回
路領域であって、該第１チャネル領域は該カソード短絡
回路領域外で該第１主面へ導かれているカソード短絡回
路領域と、 (g) 各々の場合に、その導かれている第１チャネル領域
の上で該第１主面より上に配置されて該半導体基板から
絶縁されている第１ゲート電極と、 (h) 該第１主面に付けられて該第１エミッタ領域及び該
カソード短絡回路領域に接触するカソード接点と、 (i) 該第２主面に付けられて該エミッタ層に接触するア
ノード接点とから成るターンオフＭＯＳ制御パワー半導
体素子であって、 (k) 該第１エミッタ領域と該第１チャネル領域とは、互
いに分離され、互いに側方に隣接して該第２ベース層の
中へ突出しており、各第１エミッタ領域及び各第１チャ
ネル領域は、該カソード短絡回路領域と共に後者の中に
導かれて、その下に位置する層と共にエミッタ・セル又
はＤＭＯＳセルを形成し、そのセルは互いに隣接してい
て電気的に並列に接続されることを特徴とするパワー半
導体素子。 - 【請求項２】 (a) 該エミッタ・セル及び該ＤＭＯＳセ
ルに加えて、ターンオン・セルが設けられて、該ターン
オン・セルは該エミッタ・セル及びＤＭＯＳセルの間に
配置されて、これに並列に接続され、各ターンオン・セ
ルは少なくとも一つのエミッタ・セルに隣接し、 (b) 各ターンオン・セルの内側で、該第２ベース層と、
該第２ベース層の中断部における該第１ベース層とが前
後して該第１主面へと導かれ、該第１ベース層は該第２
ベース層に囲まれるターンオン領域を形成し、 (c) 各ターンオン・セルの内側で、該第１ゲート電極は
該第２ベース層を覆い、これは該ターンオン領域と、隣
接するエミッタ・セルの該第１エミッタ領域との間に導
かれることを特徴とする請求項１に記載のパワー半導体
素子。 - 【請求項３】 該エミッタ・セル、ＤＭＯＳセル及びタ
ーンオン・セルの少なくとも一部はストリップとして構
成されることを特徴とする請求項２に記載のパワー半導
体素子。 - 【請求項４】 該ターンオン・セルは特にターンオン・
ストリップとして構成されていることを特徴とする請求
項３に記載のパワー半導体素子。 - 【請求項５】 該ＤＭＯＳセルの数は、該エミッタ・セ
ルの数より多いか又は等しいことを特徴とする請求項１
に記載のパワー半導体素子。 - 【請求項６】 (a) 該エミッタ層は、各々カソード短絡
回路領域に対向して位置する個々の第２エミッタ領域に
分割されており、 (b) 該第２エミッタ領域の間で且つ各々の場合に第１エ
ミッタ領域に対向して、該第２伝導タイプの第２チャネ
ル領域が該第２主面から該第１ベース層の中へ突出して
おり、 (c) 該第１伝導タイプのアノード短絡回路領域が、各々
の場合に該第２主面から該第２チャネル領域の中へ導か
れて該アノード接点と接触しており、該第２チャネル領
域は該アノード短絡回路領域の外側で該第２主面へ導か
れており、 (d) 第２ゲート電極が設けられていて、この第２ゲート
電極は、導かれている第２チャネル領域上で該第２主面
より上に配置されて該半導体基板から絶縁されているこ
とを特徴とする請求項１に記載のパワー半導体素子。 - 【請求項７】 (a) 該第１伝導タイプの連続的中間層が
該第１ベース層と該エミッタ層との間に配置されてお
り、 (b) 該第２ベース層は所定領域で中断されており、該第
１ベース層は、そこで、該第１主面へ導かれており、 (c) これらの所定領域において該エミッタ層は中断さ
れ、該中間層は該第２主面へ導かれており、 (d) これらの所定領域で、該第２伝導タイプの抽出領域
が各々の場合に該第１主面から該第１ベース層の中へ突
出して該カソード接点と接触していることを特徴とする
請求項１に記載のパワー半導体素子。 - 【請求項８】 該第１伝導タイプはｎ型であり、該第２
伝導タイプはｐ型であることを特徴とする請求項１ない
し７のいずれか一つに記載のパワー半導体素子。 - 【請求項９】 該第１ベース層はｎ- 型にドーピングさ
れ、該第２ベース層はｐ型にドーピングされ、該エミッ
タ層及び該カソード短絡回路領域はｐ+ 型にドーピング
され、該第１チャネル領域はｎ型にドーピングされ、該
第１エミッタ領域はｎ+ 型にドーピングされていること
を特徴とする請求項８に記載のパワー半導体素子。
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