JPH05110073A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05110073A JPH05110073A JP26513291A JP26513291A JPH05110073A JP H05110073 A JPH05110073 A JP H05110073A JP 26513291 A JP26513291 A JP 26513291A JP 26513291 A JP26513291 A JP 26513291A JP H05110073 A JPH05110073 A JP H05110073A
- Authority
- JP
- Japan
- Prior art keywords
- zener diode
- semiconductor device
- pad
- layer
- zener
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ＭＯＳ型半導体装置でゲートパッドに電圧が印
加された時、パッド部をとり囲んで横方向に形成するツ
エナダイオードの角部で電界集中が発生し、破壊が起こ
ったり、ツエナ降伏電圧が不均一になることを防ぐ。 【構成】ツエナダイオードを構成する二つの導電型の層
２，３のうちの一方だけは角の部分には設けないでパッ
ド部１の辺に平行な部分のみにすることにより電界集中
をなくし、他方の導電型の層は環状のままにしておくこ
とによりツエナ降伏電圧の不均一化を防止する。
加された時、パッド部をとり囲んで横方向に形成するツ
エナダイオードの角部で電界集中が発生し、破壊が起こ
ったり、ツエナ降伏電圧が不均一になることを防ぐ。 【構成】ツエナダイオードを構成する二つの導電型の層
２，３のうちの一方だけは角の部分には設けないでパッ
ド部１の辺に平行な部分のみにすることにより電界集中
をなくし、他方の導電型の層は環状のままにしておくこ
とによりツエナ降伏電圧の不均一化を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、過電圧が加わるのを保
護するためのツエナダイオードを同一半導体基板上に備
えた半導体装置に関する。
護するためのツエナダイオードを同一半導体基板上に備
えた半導体装置に関する。
【０００２】
【従来の技術】外部から半導体素子に過電圧が加わって
破壊するのを保護するためのツエナダイオードを用いる
ことはよく知られている。このようなツエナダイオード
は外付けしてもよいが、半導体素子の半導体基板上に形
成すれば部品数や接続工数の節減のうえに有効である。
図２はＭＯＳ型半導体素子の半導体基板上に多結晶シリ
コン層によってツエナダイオードを形成した例を示す。
図において、シリコン基板の表面上にゲート絶縁膜を介
して設けられたゲート電極に接続され、層間絶縁膜に覆
われないで露出しているゲートパッド１の周囲に多結晶
シリコンからなるｎ層２とｐ層３が交互に隣接して形成
されている。そして、ｎ層２とｐ層３の間のｐｎ接合に
よりツエナダイオードが形成されるので、図の場合には
ツエナダイオードが２直列接続されたことになる。ゲー
トパッド１に導線をボンディングすることにより接続さ
れるゲート端子に過電圧が加わったとき、その電圧がｎ
層２とｐ層３の間のｐｎ接合のツエナ電圧の値の２倍を
超えるとツエナ降服が起こり、ゲートパッド１と、例え
ば接地されたエミッタ電極に接続されている最外周のｎ
層21の間に導通が生じ、それ以上の過電圧はＭＯＳ型素
子に印加されることがなく、破壊を免れる。
破壊するのを保護するためのツエナダイオードを用いる
ことはよく知られている。このようなツエナダイオード
は外付けしてもよいが、半導体素子の半導体基板上に形
成すれば部品数や接続工数の節減のうえに有効である。
図２はＭＯＳ型半導体素子の半導体基板上に多結晶シリ
コン層によってツエナダイオードを形成した例を示す。
図において、シリコン基板の表面上にゲート絶縁膜を介
して設けられたゲート電極に接続され、層間絶縁膜に覆
われないで露出しているゲートパッド１の周囲に多結晶
シリコンからなるｎ層２とｐ層３が交互に隣接して形成
されている。そして、ｎ層２とｐ層３の間のｐｎ接合に
よりツエナダイオードが形成されるので、図の場合には
ツエナダイオードが２直列接続されたことになる。ゲー
トパッド１に導線をボンディングすることにより接続さ
れるゲート端子に過電圧が加わったとき、その電圧がｎ
層２とｐ層３の間のｐｎ接合のツエナ電圧の値の２倍を
超えるとツエナ降服が起こり、ゲートパッド１と、例え
ば接地されたエミッタ電極に接続されている最外周のｎ
層21の間に導通が生じ、それ以上の過電圧はＭＯＳ型素
子に印加されることがなく、破壊を免れる。
【０００３】
【発明が解決しようとする課題】しかし、図２のような
ＭＯＳ型半導体装置においては、ゲートパッド１に電圧
が印加されたとき、その周囲のツエナダイオードの角の
部分に電界集中が起きるため、角の部分で破壊しやすい
欠点があった。さらに、角の部分の電界集中のため、ツ
エナ降服が均一に起こらず、過電圧吸収機能が安定した
欠点があった。
ＭＯＳ型半導体装置においては、ゲートパッド１に電圧
が印加されたとき、その周囲のツエナダイオードの角の
部分に電界集中が起きるため、角の部分で破壊しやすい
欠点があった。さらに、角の部分の電界集中のため、ツ
エナ降服が均一に起こらず、過電圧吸収機能が安定した
欠点があった。
【０００４】本発明の目的は、以上の欠点を除去し、ツ
エナダイオード部での電界集中による破壊が起こらず、
またツエナ降服の不均一も生じない半導体装置を提供す
ることにある。
エナダイオード部での電界集中による破壊が起こらず、
またツエナ降服の不均一も生じない半導体装置を提供す
ることにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体素子の外部端子に接続されるパ
ッド部を有する電極に印加される過電圧に対する保護用
のツエナダイオードを内蔵する半導体装置において、パ
ッド部が方形であり、ツエナダイオードは、そのパッド
部の周辺に接して設けられ、パッド部の各辺に平行でそ
れと同一の長さの四つの帯状の一導電型と半導体層とそ
の半導体層にパッド部の面方向に隣接してパッド部を取
り囲む環状の他導電型の半導体層とよりなるものとす
る。そして、環状の半導体層が方形であってもよく、八
角形であってもよい。
めに、本発明は、半導体素子の外部端子に接続されるパ
ッド部を有する電極に印加される過電圧に対する保護用
のツエナダイオードを内蔵する半導体装置において、パ
ッド部が方形であり、ツエナダイオードは、そのパッド
部の周辺に接して設けられ、パッド部の各辺に平行でそ
れと同一の長さの四つの帯状の一導電型と半導体層とそ
の半導体層にパッド部の面方向に隣接してパッド部を取
り囲む環状の他導電型の半導体層とよりなるものとす
る。そして、環状の半導体層が方形であってもよく、八
角形であってもよい。
【０００６】
【作用】一方の導電型の半導体層がパッド部の各辺に平
行で同一の長さの部分のみでその間の角の部分には形成
されていないため、ツエナダイオードは４個が分離して
配置されたことになり、角の部分には存在しないために
電界集中が角に発生することがない。しかし他方の導電
型の半導体層は連続した環状であるため、４個のツエナ
ダイオードのツエナ降服動作の不均一が防止される。
行で同一の長さの部分のみでその間の角の部分には形成
されていないため、ツエナダイオードは４個が分離して
配置されたことになり、角の部分には存在しないために
電界集中が角に発生することがない。しかし他方の導電
型の半導体層は連続した環状であるため、４個のツエナ
ダイオードのツエナ降服動作の不均一が防止される。
【０００７】
【実施例】図１は本発明の一実施例のＭＯＳ型半導体装
置のゲート部分を示し、図２と共通の部分には同一の符
号が付されている。図２と比較すれば明らかなように、
多結晶シリコンからなるｎ層２はゲートパッド一の辺に
平行で同じ長さの部分のみで、角の部分には設けられて
いない。一方ｐ型多結晶シリコン層３は図２と同様に角
環状に形成されている。従ってツエナダイオードとして
は、長方形のゲートパッド一の辺に平行な方向に同じ幅
で延びる４列の２直列接続として形成されている。
置のゲート部分を示し、図２と共通の部分には同一の符
号が付されている。図２と比較すれば明らかなように、
多結晶シリコンからなるｎ層２はゲートパッド一の辺に
平行で同じ長さの部分のみで、角の部分には設けられて
いない。一方ｐ型多結晶シリコン層３は図２と同様に角
環状に形成されている。従ってツエナダイオードとして
は、長方形のゲートパッド一の辺に平行な方向に同じ幅
で延びる４列の２直列接続として形成されている。
【０００８】図３に示す別の実施例は、ｎ型多結晶シリ
コン層２は図１と同様に４つの部分として形成されてい
るが、ｐ型多結晶シリコン層３はｎ層２と平行で同じ長
さの部分とそれらを直線的に連結する部分とによって八
角形の環状として形成されている。
コン層２は図１と同様に４つの部分として形成されてい
るが、ｐ型多結晶シリコン層３はｎ層２と平行で同じ長
さの部分とそれらを直線的に連結する部分とによって八
角形の環状として形成されている。
【０００９】このようなツエナダイオードを形成するた
めには、多結晶シリコン層を堆積したのち、ほう素イオ
ンを注入してｐ型とし、さらに低温生成酸化膜によって
マスクを形成して帯状部分にＰＨ3 ガスを用いてりんを
拡散し、ｎ型多結晶シリコン層２を形成する。このあ
と、ゲート電極を残すエッチングの際に同時に多結晶シ
リコン層の角の部分をエッチングするが、ｐ層３の部分
に特にマスクを設けなくても、ｐ層とｎ層のエッチング
速度が異なるため、ｎ層のみがエッチングされた時点で
エッチングを終了させることにより、ｐ層の連結部分を
残すことができる。
めには、多結晶シリコン層を堆積したのち、ほう素イオ
ンを注入してｐ型とし、さらに低温生成酸化膜によって
マスクを形成して帯状部分にＰＨ3 ガスを用いてりんを
拡散し、ｎ型多結晶シリコン層２を形成する。このあ
と、ゲート電極を残すエッチングの際に同時に多結晶シ
リコン層の角の部分をエッチングするが、ｐ層３の部分
に特にマスクを設けなくても、ｐ層とｎ層のエッチング
速度が異なるため、ｎ層のみがエッチングされた時点で
エッチングを終了させることにより、ｐ層の連結部分を
残すことができる。
【００１０】
【発明の効果】本発明によれば、方形のパッド部の周囲
に横方向に形成されるツエナダイオードの角の部分に一
方の導電型の層だけが存在しないようにすることによっ
て、四つの部分に分割することにより、ツエナダイオー
ドの角の部分での電界集中発生の問題がなくなる。そし
て一方の導電型の層は角の部分にも残すことにより、四
つのツエナダイオード部分の動作の不均一を防止するこ
とができる。そして、このような構造のツエナダイオー
ド内蔵半導体装置は、従来のツエナダイオード内蔵半導
体装置と同じ工数、同じフォトマスク枚数で製造するこ
とが可能である。
に横方向に形成されるツエナダイオードの角の部分に一
方の導電型の層だけが存在しないようにすることによっ
て、四つの部分に分割することにより、ツエナダイオー
ドの角の部分での電界集中発生の問題がなくなる。そし
て一方の導電型の層は角の部分にも残すことにより、四
つのツエナダイオード部分の動作の不均一を防止するこ
とができる。そして、このような構造のツエナダイオー
ド内蔵半導体装置は、従来のツエナダイオード内蔵半導
体装置と同じ工数、同じフォトマスク枚数で製造するこ
とが可能である。
【図１】本発明の一実施例のツエナダイオード内蔵ＭＯ
Ｓ型半導体装置のゲートパッド部の平面図
Ｓ型半導体装置のゲートパッド部の平面図
【図２】従来のツエナダイオードの内蔵ＭＯＳ型半導体
装置の図１と同様の平面図
装置の図１と同様の平面図
【図３】本発明の別の実施例のツエナダイオードの内蔵
ＭＯＳ型半導体装置の図１と同様の平面図
ＭＯＳ型半導体装置の図１と同様の平面図
１ ゲートパッド部 ２ ｎ型多結晶シリコン層 ３ ｐ型多結晶シリコン層
Claims (3)
- 【請求項１】半導体素子の外部端子に接続されるパッド
部を有する電極に印加される過電圧に対する保護用のツ
エナダイオードを内蔵するものにおいて、パッド部が方
形であり、ツエナダイオードは、そのパッド部の周辺に
接して設けられ、パッド部の各辺に平行でそれと同一の
長さの四つの帯状の一導電型の半導体層とその半導体層
にパッド部の面方向に隣接してパッド部を取り囲む環状
の他導電型の半導体層よりなることを特徴とする半導体
装置。 - 【請求項２】環状の半導体層が方形である請求項１記載
の半導体装置。 - 【請求項３】環状の半導体層が八角形である請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26513291A JPH05110073A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26513291A JPH05110073A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110073A true JPH05110073A (ja) | 1993-04-30 |
Family
ID=17413066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26513291A Pending JPH05110073A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110073A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018519669A (ja) * | 2015-07-15 | 2018-07-19 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ | オプトエレクトロニクス半導体装置 |
| US10217792B2 (en) | 2015-07-15 | 2019-02-26 | Osram Opto Semiconductors Gmbh | Method for producing an optoelectronic semiconductor chip and optoelectronic semiconductor chip |
-
1991
- 1991-10-15 JP JP26513291A patent/JPH05110073A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018519669A (ja) * | 2015-07-15 | 2018-07-19 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ | オプトエレクトロニクス半導体装置 |
| US10217792B2 (en) | 2015-07-15 | 2019-02-26 | Osram Opto Semiconductors Gmbh | Method for producing an optoelectronic semiconductor chip and optoelectronic semiconductor chip |
| US10559556B2 (en) | 2015-07-15 | 2020-02-11 | Osram Opto Semiconductors Gmbh | Optoelectronic semiconductor component |
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