JPH05110104A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH05110104A JPH05110104A JP3297650A JP29765091A JPH05110104A JP H05110104 A JPH05110104 A JP H05110104A JP 3297650 A JP3297650 A JP 3297650A JP 29765091 A JP29765091 A JP 29765091A JP H05110104 A JPH05110104 A JP H05110104A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- semiconductor thin
- gate width
- width direction
- protrusions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体薄膜のゲート幅方向に占める平面的面
積を大きくすることなく、実質的なゲート幅を大きくす
る。 【構成】 ＳｉＮやＳｉＯ2等からなる下地層１の上面
には、フォトリソグラフィ技術を用いてフッ酸で選択的
にウェットエッチングすることにより、断面ほぼ二等辺
三角形状の複数の突起２がゲート幅方向に等間隔的に形
成されている。下地層１の複数の突起２の部分の上面に
はポリシリコンからなる半導体薄膜３が突起２の斜面等
に沿って一様の厚さに形成されている。したがって、半
導体薄膜３を平坦面に形成する場合と比較して、半導体
薄膜３のゲート幅方向に占める平面的面積を大きくする
ことなく、実質的なゲート幅を大きくすることができ
る。
積を大きくすることなく、実質的なゲート幅を大きくす
る。 【構成】 ＳｉＮやＳｉＯ2等からなる下地層１の上面
には、フォトリソグラフィ技術を用いてフッ酸で選択的
にウェットエッチングすることにより、断面ほぼ二等辺
三角形状の複数の突起２がゲート幅方向に等間隔的に形
成されている。下地層１の複数の突起２の部分の上面に
はポリシリコンからなる半導体薄膜３が突起２の斜面等
に沿って一様の厚さに形成されている。したがって、半
導体薄膜３を平坦面に形成する場合と比較して、半導体
薄膜３のゲート幅方向に占める平面的面積を大きくする
ことなく、実質的なゲート幅を大きくすることができ
る。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタに関
する。
する。
【０００２】
【従来の技術】薄膜トランジスタには、窒化シリコンや
酸化シリコン等からなる下地層の上面にポリシリコン等
からなる半導体薄膜を一様の厚さに形成してなるものが
ある。
酸化シリコン等からなる下地層の上面にポリシリコン等
からなる半導体薄膜を一様の厚さに形成してなるものが
ある。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタでは、下地層の平坦な上面
に半導体薄膜を形成しているので、電流駆動能力を大き
くするためにゲート幅を大きくすると、半導体薄膜のゲ
ート幅方向に占める平面的面積が大きくなり、ひいては
微細化に制約を受けるという問題があった。この発明の
目的は、半導体薄膜のゲート幅方向に占める平面的面積
を大きくすることなく、実質的なゲート幅を大きくする
ことのできる薄膜トランジスタを提供することにある。
このような薄膜トランジスタでは、下地層の平坦な上面
に半導体薄膜を形成しているので、電流駆動能力を大き
くするためにゲート幅を大きくすると、半導体薄膜のゲ
ート幅方向に占める平面的面積が大きくなり、ひいては
微細化に制約を受けるという問題があった。この発明の
目的は、半導体薄膜のゲート幅方向に占める平面的面積
を大きくすることなく、実質的なゲート幅を大きくする
ことのできる薄膜トランジスタを提供することにある。
【０００４】
【課題を解決するための手段】この発明は、基板または
下地層の上面に半導体薄膜が形成された薄膜トランジス
タにおいて、前記基板または下地層の上面にゲート幅方
向に沿って凹凸部を形成し、該凹凸部の上面に前記半導
体薄膜を一様の厚さに形成したものである。
下地層の上面に半導体薄膜が形成された薄膜トランジス
タにおいて、前記基板または下地層の上面にゲート幅方
向に沿って凹凸部を形成し、該凹凸部の上面に前記半導
体薄膜を一様の厚さに形成したものである。
【０００５】
【作用】この発明によれば、ゲート幅方向に沿って形成
した凹凸部の上面に半導体薄膜を一様の厚さに形成して
いるので、平坦面に形成する場合と比較して、半導体薄
膜のゲート幅方向に占める平面的面積を大きくすること
なく、実質的なゲート幅を大きくすることができる。
した凹凸部の上面に半導体薄膜を一様の厚さに形成して
いるので、平坦面に形成する場合と比較して、半導体薄
膜のゲート幅方向に占める平面的面積を大きくすること
なく、実質的なゲート幅を大きくすることができる。
【０００６】
【実施例】図１および図２はこの発明の一実施例におけ
る薄膜トランジスタを示したものである。この薄膜トラ
ンジスタは、窒化シリコンや酸化シリコン等からなる下
地層１を備えている。下地層１の上面には、フォトリソ
グラフィ技術を用いてフッ酸で選択的にウェットエッチ
ングすることにより、断面ほぼ二等辺三角形状の複数の
突起（凹凸部）２がゲート幅方向に等間隔的に配列形成
されている。下地層１の複数の突起２の部分の上面には
ポリシリコンからなる半導体薄膜３が突起２の斜面等に
沿って一様の厚さに形成されている。半導体薄膜３およ
び下地層１の上面には窒化シリコンや酸化シリコン等か
らなるゲート絶縁膜４が形成されている。半導体薄膜３
のチャネル領域３ａに対応する部分のゲート絶縁膜４の
上面にはポリシリコンからなるゲート電極５が形成され
ている。ゲート電極５の両側における半導体薄膜３には
イオン注入によりソース・ドレイン領域３ｂが形成され
ている。半導体薄膜３のソース・ドレイン領域３ｂに対
応する部分のゲート絶縁膜４にはコンタクトホール６が
形成されている。ゲート絶縁膜４の上面にはアルミニウ
ムからなるソース・ドレイン電極７がコンタクトホール
６を介してソース・ドレイン領域３ｂと接続されて形成
されている。
る薄膜トランジスタを示したものである。この薄膜トラ
ンジスタは、窒化シリコンや酸化シリコン等からなる下
地層１を備えている。下地層１の上面には、フォトリソ
グラフィ技術を用いてフッ酸で選択的にウェットエッチ
ングすることにより、断面ほぼ二等辺三角形状の複数の
突起（凹凸部）２がゲート幅方向に等間隔的に配列形成
されている。下地層１の複数の突起２の部分の上面には
ポリシリコンからなる半導体薄膜３が突起２の斜面等に
沿って一様の厚さに形成されている。半導体薄膜３およ
び下地層１の上面には窒化シリコンや酸化シリコン等か
らなるゲート絶縁膜４が形成されている。半導体薄膜３
のチャネル領域３ａに対応する部分のゲート絶縁膜４の
上面にはポリシリコンからなるゲート電極５が形成され
ている。ゲート電極５の両側における半導体薄膜３には
イオン注入によりソース・ドレイン領域３ｂが形成され
ている。半導体薄膜３のソース・ドレイン領域３ｂに対
応する部分のゲート絶縁膜４にはコンタクトホール６が
形成されている。ゲート絶縁膜４の上面にはアルミニウ
ムからなるソース・ドレイン電極７がコンタクトホール
６を介してソース・ドレイン領域３ｂと接続されて形成
されている。
【０００７】このように、この薄膜トランジスタでは、
下地層１の上面に断面ほぼ二等辺三角形状の複数の突起
２をゲート幅方向に等間隔的に形成し、これら突起２の
斜面等に沿って半導体薄膜３を一様の厚さに形成してい
るので、平坦面に形成する場合と比較して、半導体薄膜
３のゲート幅方向に占める平面的面積を大きくすること
なく、実質的なゲート幅を大きくすることができ、ひい
ては微細化を図ることができる。なお、上記実施例では
下地層１に凹凸部を形成したが、下地層を設けない場合
等には直接基板に凹凸部を形成するようにしてもよい。
下地層１の上面に断面ほぼ二等辺三角形状の複数の突起
２をゲート幅方向に等間隔的に形成し、これら突起２の
斜面等に沿って半導体薄膜３を一様の厚さに形成してい
るので、平坦面に形成する場合と比較して、半導体薄膜
３のゲート幅方向に占める平面的面積を大きくすること
なく、実質的なゲート幅を大きくすることができ、ひい
ては微細化を図ることができる。なお、上記実施例では
下地層１に凹凸部を形成したが、下地層を設けない場合
等には直接基板に凹凸部を形成するようにしてもよい。
【０００８】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート幅方向に沿って形成した凹凸部の上面に半導
体薄膜を一様の厚さに形成しているので、平坦面に形成
する場合と比較して、半導体薄膜のゲート幅方向に占め
る平面的面積を大きくすることなく、実質的なゲート幅
を大きくすることができ、ひいては微細化を図ることが
できる。
ば、ゲート幅方向に沿って形成した凹凸部の上面に半導
体薄膜を一様の厚さに形成しているので、平坦面に形成
する場合と比較して、半導体薄膜のゲート幅方向に占め
る平面的面積を大きくすることなく、実質的なゲート幅
を大きくすることができ、ひいては微細化を図ることが
できる。
【図１】この発明の一実施例における薄膜トランジスタ
のゲート長方向に沿う断面図。
のゲート長方向に沿う断面図。
【図２】図１のＡ−Ａ線に沿うつまりゲート幅方向に沿
う断面図。
う断面図。
１ 下地層 ２ 突起（凹凸部） ３ 半導体薄膜 ４ ゲート絶縁膜 ５ ゲート電極 ７ ソース・ドレイン電極
Claims (1)
- 【請求項１】 基板または下地層の上面に半導体薄膜が
形成された薄膜トランジスタにおいて、 前記基板または下地層の上面にゲート幅方向に沿って凹
凸部を形成し、該凹凸部の上面に前記半導体薄膜を一様
の厚さに形成したことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3297650A JPH05110104A (ja) | 1991-10-18 | 1991-10-18 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3297650A JPH05110104A (ja) | 1991-10-18 | 1991-10-18 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110104A true JPH05110104A (ja) | 1993-04-30 |
Family
ID=17849337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3297650A Pending JPH05110104A (ja) | 1991-10-18 | 1991-10-18 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110104A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100461432C (zh) * | 2006-11-03 | 2009-02-11 | 北京京东方光电科技有限公司 | 一种薄膜晶体管沟道结构 |
| JP2017092490A (ja) * | 2012-01-10 | 2017-05-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-10-18 JP JP3297650A patent/JPH05110104A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100461432C (zh) * | 2006-11-03 | 2009-02-11 | 北京京东方光电科技有限公司 | 一种薄膜晶体管沟道结构 |
| US7829896B2 (en) | 2006-11-03 | 2010-11-09 | Beijing Boe Optoelectronics Technology Co., Ltd. | Thin film transistor, manufacturing method thereof, and TFT LCD using the same |
| JP2017092490A (ja) * | 2012-01-10 | 2017-05-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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