JPH0511011A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0511011A JPH0511011A JP3183585A JP18358591A JPH0511011A JP H0511011 A JPH0511011 A JP H0511011A JP 3183585 A JP3183585 A JP 3183585A JP 18358591 A JP18358591 A JP 18358591A JP H0511011 A JPH0511011 A JP H0511011A
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- Japan
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- cell plate
- level
- voltage
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Abstract
(57)【要約】
【目的】 セルプレートバイアステスト時におけるセル
プレート電圧の可変可能な範囲を広め、セルプレートバ
イアステストの効率を高める。 【構成】 セルプレート電圧ＶGG発生回路１に加え、ブ
ースト回路２，負電圧発生回路３を設け、テスト時に切
換回路５によって上記３つの回路を切換え、セルプレー
ト電圧ＶGGを負電圧から電源電圧ＶCC以上の範囲まで変
化させることにより、セルプレート電圧を電源電圧ＶCC
以上にでき、またグランドＶSSレベルにできることによ
り、セルプレートバイアステストの効率を高めることが
できる。
プレート電圧の可変可能な範囲を広め、セルプレートバ
イアステストの効率を高める。 【構成】 セルプレート電圧ＶGG発生回路１に加え、ブ
ースト回路２，負電圧発生回路３を設け、テスト時に切
換回路５によって上記３つの回路を切換え、セルプレー
ト電圧ＶGGを負電圧から電源電圧ＶCC以上の範囲まで変
化させることにより、セルプレート電圧を電源電圧ＶCC
以上にでき、またグランドＶSSレベルにできることによ
り、セルプレートバイアステストの効率を高めることが
できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特にセルプレートバイアステストを効率的に行なえるよ
うにしたものに関する。
特にセルプレートバイアステストを効率的に行なえるよ
うにしたものに関する。
【０００２】
【従来の技術】図３，図４は従来のセルプレート電圧発
生回路を示すものであり、図において、１１，１２はイ
ンバータ、１３，１４は電源電圧ＶCC、１５はグランド
レベル、１６は出力信号ＶGG、１７，１８は入力信号／
ＴＭ、Ｎ１１はＮ型ＭＯＳトランジスタ、Ｎ１２はプル
アップ用のＮ型ＭＯＳトランジスタ、Ｐ１１はＰ型ＭＯ
Ｓトランジスタ、６１，６２はアドレスＡ0 ，Ａn 、６
３は入力バッファ回路、６４は出力信号／ＴＭである。
生回路を示すものであり、図において、１１，１２はイ
ンバータ、１３，１４は電源電圧ＶCC、１５はグランド
レベル、１６は出力信号ＶGG、１７，１８は入力信号／
ＴＭ、Ｎ１１はＮ型ＭＯＳトランジスタ、Ｎ１２はプル
アップ用のＮ型ＭＯＳトランジスタ、Ｐ１１はＰ型ＭＯ
Ｓトランジスタ、６１，６２はアドレスＡ0 ，Ａn 、６
３は入力バッファ回路、６４は出力信号／ＴＭである。
【０００３】最初にセルプレートバイアステストについ
て説明する。セルプレートには、通常、電源電圧ＶCCの
２分の１、つまり（１／２）ＶCCのセルプレート電圧が
印加されている。このセルプレート電圧を強制的に電源
電圧ＶCC、またはグランドレベルに等しくした状態でデ
バイスのテストを実施することをセルプレートバイアス
テストと呼んでいる。
て説明する。セルプレートには、通常、電源電圧ＶCCの
２分の１、つまり（１／２）ＶCCのセルプレート電圧が
印加されている。このセルプレート電圧を強制的に電源
電圧ＶCC、またはグランドレベルに等しくした状態でデ
バイスのテストを実施することをセルプレートバイアス
テストと呼んでいる。
【０００４】次に動作について説明する。アドレス
Ａ0 ，Ａn に外部より入力信号を与えると、その入力信
号は入力バイアス回路６３の入力側に入り、入力バイア
ス回路６３の出力側から出力信号／ＴＭが発生する。
Ａ0 ，Ａn に外部より入力信号を与えると、その入力信
号は入力バイアス回路６３の入力側に入り、入力バイア
ス回路６３の出力側から出力信号／ＴＭが発生する。
【０００５】次に、この出力信号／ＴＭ、即ち、インバ
ータ１１，１２の入力信号／ＴＭ１７，／ＴＭ１８が L
owレベルのとき、このインバータ１１，１２によりそれ
ぞれ反転されてHighレベルになり、Ｎ型ＭＯＳトランジ
スタＮ１１はＯＮ、Ｐ型ＭＯＳトランジスタＰ１１，Ｎ
型ＭＯＳトランジスタＮ１２はＯＦＦする。Ｎ型ＭＯＳ
トランジスタＮ１１がＯＮすることにより、出力信号Ｖ
GG１６レベルは〔電源電圧−しきい値電圧レベル〕、つ
まり〔ＶCC−Ｖth〕レベルになる。
ータ１１，１２の入力信号／ＴＭ１７，／ＴＭ１８が L
owレベルのとき、このインバータ１１，１２によりそれ
ぞれ反転されてHighレベルになり、Ｎ型ＭＯＳトランジ
スタＮ１１はＯＮ、Ｐ型ＭＯＳトランジスタＰ１１，Ｎ
型ＭＯＳトランジスタＮ１２はＯＦＦする。Ｎ型ＭＯＳ
トランジスタＮ１１がＯＮすることにより、出力信号Ｖ
GG１６レベルは〔電源電圧−しきい値電圧レベル〕、つ
まり〔ＶCC−Ｖth〕レベルになる。
【０００６】また、インバータ１１，１２の入力信号／
ＴＭ１７，／ＴＭ１８がHighレベルのとき、このインバ
ータ１１，１２によりそれぞれ反転されて Lowレベルに
なり、Ｎ型ＭＯＳトランジスタＮ１１はＯＦＦ、Ｐ型Ｍ
ＯＳトランジスタＰ１１，Ｎ型ＭＯＳトランジスタＮ１
２はＯＮする。ここで、Ｎ型ＭＯＳトランジスタＮ１２
はゲート長が非常に長いので、出力信号ＶGG１６レベル
はしきい値電圧Ｖthレベルになる。
ＴＭ１７，／ＴＭ１８がHighレベルのとき、このインバ
ータ１１，１２によりそれぞれ反転されて Lowレベルに
なり、Ｎ型ＭＯＳトランジスタＮ１１はＯＦＦ、Ｐ型Ｍ
ＯＳトランジスタＰ１１，Ｎ型ＭＯＳトランジスタＮ１
２はＯＮする。ここで、Ｎ型ＭＯＳトランジスタＮ１２
はゲート長が非常に長いので、出力信号ＶGG１６レベル
はしきい値電圧Ｖthレベルになる。
【０００７】従って、グランドレベルＶSSから電源電圧
ＶCCレベルまでの間の電圧を発生させることにより、セ
ルプレートバイアステストを実施している。
ＶCCレベルまでの間の電圧を発生させることにより、セ
ルプレートバイアステストを実施している。
【０００８】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、セルプレートバイアス
テスト時におけるセルプレートの電圧は０Ｖから電源電
圧ＶCCまでの範囲でしか印加できないため、電源電圧Ｖ
CCが低い時、可変できるセルプレート電圧の範囲が小さ
いという問題点があった。
上のように構成されているので、セルプレートバイアス
テスト時におけるセルプレートの電圧は０Ｖから電源電
圧ＶCCまでの範囲でしか印加できないため、電源電圧Ｖ
CCが低い時、可変できるセルプレート電圧の範囲が小さ
いという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、セルプレートバイアステストに
おけるセルプレート電圧をグランドレベルから電源電圧
よりも広い範囲にわたって可変できる半導体装置を得る
ようにしたものである。
ためになされたもので、セルプレートバイアステストに
おけるセルプレート電圧をグランドレベルから電源電圧
よりも広い範囲にわたって可変できる半導体装置を得る
ようにしたものである。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、セルプレートバイアステスト時におけるバイアス
電圧を電源電圧よりも大きいセルプレート電圧、又はセ
ルプレート電圧を負電圧にできる回路、即ちブースト回
路や負電圧発生回路を設けることによって、従来のセル
プレートバイアステストのバイアス電圧を広範囲に設定
できるようにしたものである。
置は、セルプレートバイアステスト時におけるバイアス
電圧を電源電圧よりも大きいセルプレート電圧、又はセ
ルプレート電圧を負電圧にできる回路、即ちブースト回
路や負電圧発生回路を設けることによって、従来のセル
プレートバイアステストのバイアス電圧を広範囲に設定
できるようにしたものである。
【００１１】
【作用】この発明における半導体装置はブースト回路や
負電圧発生回路を設けることにより、セルプレートバイ
アステスト時においてメモリセルキャパシタに印加でき
る電圧の範囲を広くする。
負電圧発生回路を設けることにより、セルプレートバイ
アステスト時においてメモリセルキャパシタに印加でき
る電圧の範囲を広くする。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体装置を示
すブロック図である。図１において、１はセルプレート
電圧発生回路、２はブースト回路、３は負電圧発生回
路、４は外部入力信号、５は切換回路、６はセルプレー
トである。
する。図１はこの発明の一実施例による半導体装置を示
すブロック図である。図１において、１はセルプレート
電圧発生回路、２はブースト回路、３は負電圧発生回
路、４は外部入力信号、５は切換回路、６はセルプレー
トである。
【００１３】図２は図１の実施例に使用される回路の回
路図である。図２において、２１はＮＡＮＤ、２２，２
３はインバータ、２４はキャパシタ、２５は電源電圧Ｖ
CC、Ｎ２１〜Ｎ２３はＮ型ＭＯＳトランジスタであり、
２は以上の素子により構成されたブースト回路である。
また、３１は論理回路としてのＮＡＮＤ、３２，３３は
インバータ、３４はキャパシタ、３５は電源電圧Ｖss、
Ｎ３１，Ｎ３２はＮ型ＭＯＳトランジスタであり、３は
以上の素子により構成された負電圧発生回路である。次
に、４１はＮＡＮＤ、４２〜４７はインバータ、φ１〜
φ３は切換信号、Ａ〜Ｄは入力信号、５１〜５８はノー
ドである。
路図である。図２において、２１はＮＡＮＤ、２２，２
３はインバータ、２４はキャパシタ、２５は電源電圧Ｖ
CC、Ｎ２１〜Ｎ２３はＮ型ＭＯＳトランジスタであり、
２は以上の素子により構成されたブースト回路である。
また、３１は論理回路としてのＮＡＮＤ、３２，３３は
インバータ、３４はキャパシタ、３５は電源電圧Ｖss、
Ｎ３１，Ｎ３２はＮ型ＭＯＳトランジスタであり、３は
以上の素子により構成された負電圧発生回路である。次
に、４１はＮＡＮＤ、４２〜４７はインバータ、φ１〜
φ３は切換信号、Ａ〜Ｄは入力信号、５１〜５８はノー
ドである。
【００１４】次に動作について説明する。入力信号Ａは
通常動作の時 Lowレベルであり、バイアステストを実施
する時、Highレベルにする。入力信号Ｂはテストモード
でHighレベル一定にする。負電圧発生回路３において、
入力信号Ａが Lowレベルの時、ノード５１はHighレベ
ル、ノード５２は Lowレベルになり、ノード５３は Low
レベルになる。次に、バイアステストを実施する時、入
力信号ＡをHighレベルにすることから、ＮＡＮＤ４１、
インバータ４２〜４７はリングカウンタとして動作し、
ノード５１の信号レベルは Lowレベル，Highレベルの繰
り返しになり、ノード５２の信号レベルもHighレベル，
Lowレベルの繰り返しになる。ノード５２がHighレベル
になった時、ノード５３はHighレベルになりかけるが、
Ｎ型ＭＯＳトランジスタＮ３１，Ｎ３２がＯＮすること
により、Highレベルにはならず、しきい値電圧Ｖthレベ
ルになる。
通常動作の時 Lowレベルであり、バイアステストを実施
する時、Highレベルにする。入力信号Ｂはテストモード
でHighレベル一定にする。負電圧発生回路３において、
入力信号Ａが Lowレベルの時、ノード５１はHighレベ
ル、ノード５２は Lowレベルになり、ノード５３は Low
レベルになる。次に、バイアステストを実施する時、入
力信号ＡをHighレベルにすることから、ＮＡＮＤ４１、
インバータ４２〜４７はリングカウンタとして動作し、
ノード５１の信号レベルは Lowレベル，Highレベルの繰
り返しになり、ノード５２の信号レベルもHighレベル，
Lowレベルの繰り返しになる。ノード５２がHighレベル
になった時、ノード５３はHighレベルになりかけるが、
Ｎ型ＭＯＳトランジスタＮ３１，Ｎ３２がＯＮすること
により、Highレベルにはならず、しきい値電圧Ｖthレベ
ルになる。
【００１５】次に、ノード５２が Lowレベルになった
時、ノード５３はしきい値電圧Ｖthレベルより電源電圧
ＶCC分下がったレベル、つまり〔しきい値電圧−電源電
圧〕レベル、即ち〔Ｖth−ＶCC〕レベルになる。そし
て、時間が経過すると、ノード５３は〔Ｖth−ＶCC〕の
定常レベルになる。
時、ノード５３はしきい値電圧Ｖthレベルより電源電圧
ＶCC分下がったレベル、つまり〔しきい値電圧−電源電
圧〕レベル、即ち〔Ｖth−ＶCC〕レベルになる。そし
て、時間が経過すると、ノード５３は〔Ｖth−ＶCC〕の
定常レベルになる。
【００１６】従って、ノード５４は〔２倍のしきい値電
圧−電源電圧レベル〕、即ち〔２Ｖth−ＶCC〕レベルに
なり、出力側で負電圧が発生する。
圧−電源電圧レベル〕、即ち〔２Ｖth−ＶCC〕レベルに
なり、出力側で負電圧が発生する。
【００１７】次に、ブースト回路２において、入力信号
Ａが Lowレベルの時、ノード５１はHighレベル、ノード
５５は Lowレベルになり、ノード５６は Lowレベルにな
る。次に、ノード５１の信号レベルはバイアステストを
実施する時、入力信号ＡをHighレベルにすることから、
Lowレベル，Highレベルの繰り返しになる。
Ａが Lowレベルの時、ノード５１はHighレベル、ノード
５５は Lowレベルになり、ノード５６は Lowレベルにな
る。次に、ノード５１の信号レベルはバイアステストを
実施する時、入力信号ＡをHighレベルにすることから、
Lowレベル，Highレベルの繰り返しになる。
【００１８】次に、ノード５５がHighレベルになった
時、ノード５６もHighレベルになる。ノード５６がHigh
レベルになるとＮ型ＭＯＳトランジスタＮ２２がＯＮ
し、ノード５７は〔電源電圧−しきい値電圧〕レベル、
即ち〔ＶCC−Ｖth〕レベルになる。そして、次にＮ型Ｍ
ＯＳトランジスタＮ２３がＯＮし、ノード５８は〔電源
電圧−２倍のしきい値電圧〕レベル、即ち〔ＶCC−２Ｖ
th〕レベルになる。ノード５８が〔ＶCC−２Ｖth〕レベ
ルで、ノード５６がＶCCレベルなので、Ｎ型ＭＯＳトラ
ンジスタＮ２１はＯＦＦのままである。
時、ノード５６もHighレベルになる。ノード５６がHigh
レベルになるとＮ型ＭＯＳトランジスタＮ２２がＯＮ
し、ノード５７は〔電源電圧−しきい値電圧〕レベル、
即ち〔ＶCC−Ｖth〕レベルになる。そして、次にＮ型Ｍ
ＯＳトランジスタＮ２３がＯＮし、ノード５８は〔電源
電圧−２倍のしきい値電圧〕レベル、即ち〔ＶCC−２Ｖ
th〕レベルになる。ノード５８が〔ＶCC−２Ｖth〕レベ
ルで、ノード５６がＶCCレベルなので、Ｎ型ＭＯＳトラ
ンジスタＮ２１はＯＦＦのままである。
【００１９】次にノード５５が Lowレベルになった時、
ノード５６もLowレベルになる。この時、ノード５８は
〔ＶCC−２Ｖth〕レベルであるので、Ｎ型ＭＯＳトラン
ジスタＮ２１がＯＮし、ノード５６は〔ＶCC−３Ｖth〕
になる。ノード５７は〔ＶCC−Ｖth〕レベルであるの
で、Ｎ型ＭＯＳトランジスタＮ２２はＯＦＦする。
ノード５６もLowレベルになる。この時、ノード５８は
〔ＶCC−２Ｖth〕レベルであるので、Ｎ型ＭＯＳトラン
ジスタＮ２１がＯＮし、ノード５６は〔ＶCC−３Ｖth〕
になる。ノード５７は〔ＶCC−Ｖth〕レベルであるの
で、Ｎ型ＭＯＳトランジスタＮ２２はＯＦＦする。
【００２０】次に、ノード５５がHighレベルになった
時、ノード５６は〔２ＶCC−３Ｖth〕になる。ノード５
７は〔ＶCC−Ｖth〕レベルで、ノード５６は〔２ＶCC−
２Ｖth〕レベルであるので、Ｎ型ＭＯＳトランジスタＮ
２２がＯＮし、ノード５７は〔２ＶCC−４Ｖth〕レベル
になる。
時、ノード５６は〔２ＶCC−３Ｖth〕になる。ノード５
７は〔ＶCC−Ｖth〕レベルで、ノード５６は〔２ＶCC−
２Ｖth〕レベルであるので、Ｎ型ＭＯＳトランジスタＮ
２２がＯＮし、ノード５７は〔２ＶCC−４Ｖth〕レベル
になる。
【００２１】従って、ノード５７は電源電圧ＶCCレベル
以上になり、出力側でＶCC以上の電圧が発生する。
以上になり、出力側でＶCC以上の電圧が発生する。
【００２２】次に、セルプレート電圧ＶGG発生回路１の
動作であるが、これは従来の装置と同じであるので、説
明は省略する。
動作であるが、これは従来の装置と同じであるので、説
明は省略する。
【００２３】切換信号φ１〜φ３は切換回路によって発
生する信号で、通常動作では切換信号φ１，φ２はHigh
レベルで、φ３は Lowレベルである。従って、通常動作
では、セルプレート電圧ＶGG発生回路１の出力側がセル
プレートに接続されていてセルプレートバイアステスト
が実施される。
生する信号で、通常動作では切換信号φ１，φ２はHigh
レベルで、φ３は Lowレベルである。従って、通常動作
では、セルプレート電圧ＶGG発生回路１の出力側がセル
プレートに接続されていてセルプレートバイアステスト
が実施される。
【００２４】このように、上記実施例によれば、電源電
圧をブーストした電圧を発生する回路または負電圧を発
生する回路を設けることにより、セルプレートバイアス
テスト時におけるバイアス電圧を、グランドレベルから
電源電圧よりも広い範囲にわたって与えることができる
ので、電源電圧が５Ｖ系から３Ｖ系へ移行した際にも現
行の５Ｖ系の場合と同様のセルプレート電圧をセルプレ
ートに与えることができ、セルプレートバイアステスト
を効率よく実施できる。
圧をブーストした電圧を発生する回路または負電圧を発
生する回路を設けることにより、セルプレートバイアス
テスト時におけるバイアス電圧を、グランドレベルから
電源電圧よりも広い範囲にわたって与えることができる
ので、電源電圧が５Ｖ系から３Ｖ系へ移行した際にも現
行の５Ｖ系の場合と同様のセルプレート電圧をセルプレ
ートに与えることができ、セルプレートバイアステスト
を効率よく実施できる。
【００２５】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、セルプレート電圧ＶGG発生回路の他に、ブ
ースト回路，負電圧発生回路を設け、切換回路によって
上記の３つの電圧発生回路を切り換えることができるよ
うにしたため、セルプレートバイアステスト時における
セルプレート電圧を負電圧から電源電圧以上の範囲で変
化させることが可能になり、セルプレートバイアステス
トの効率を高めることができる。
置によれば、セルプレート電圧ＶGG発生回路の他に、ブ
ースト回路，負電圧発生回路を設け、切換回路によって
上記の３つの電圧発生回路を切り換えることができるよ
うにしたため、セルプレートバイアステスト時における
セルプレート電圧を負電圧から電源電圧以上の範囲で変
化させることが可能になり、セルプレートバイアステス
トの効率を高めることができる。
【図１】この発明の一実施例による半導体装置の全体を
示すブロック図である。
示すブロック図である。
【図２】この発明の一実施例による半導体装置の回路図
である。
である。
【図３】従来の半導体装置のブロック図である。
【図４】従来の半導体装置の回路図である。
１ セルプレート電圧ＶGG発生回路 ２ ブースト回路 ３ 負電圧発生回路 ４ 外部入力回路 ５ 切換回路 ６ セルプレート
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体装置において、 電源電圧以上の電位を発生させる昇圧回路と、 電源電圧とグランドレベルとの中間電位を発生させる中
間電圧発生回路と、 グランドレベル以下の電位を発生させる負電圧発生回路
と、 これら３つの回路の出力のうちいずれか１つを選択して
セルプレートに供給できる切換回路とを備え、 上記切換回路は、外部からの入力信号によって動作する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183585A JPH0511011A (ja) | 1991-06-26 | 1991-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183585A JPH0511011A (ja) | 1991-06-26 | 1991-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0511011A true JPH0511011A (ja) | 1993-01-19 |
Family
ID=16138394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183585A Pending JPH0511011A (ja) | 1991-06-26 | 1991-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0511011A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7742102B2 (en) | 2004-05-12 | 2010-06-22 | Hoya Corporation | Extendable pivot shaft mechanism, and an extendable pivot shaft mechanism of a camera for pivoting a rotatable grip on a camera body |
-
1991
- 1991-06-26 JP JP3183585A patent/JPH0511011A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7742102B2 (en) | 2004-05-12 | 2010-06-22 | Hoya Corporation | Extendable pivot shaft mechanism, and an extendable pivot shaft mechanism of a camera for pivoting a rotatable grip on a camera body |
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