JPH0537344A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0537344A JPH0537344A JP3153639A JP15363991A JPH0537344A JP H0537344 A JPH0537344 A JP H0537344A JP 3153639 A JP3153639 A JP 3153639A JP 15363991 A JP15363991 A JP 15363991A JP H0537344 A JPH0537344 A JP H0537344A
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- 238000006243 chemical reaction Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000000694 effects Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＴＴＬレベルの入力信号をＣＭＯＳレベルの
信号に変換するレベル変換回路の消費電力を低減する。 【構成】 入力信号１０１がＴＴＬレベルの“Ｌ”レベ
ルの場合、ＮＭＯＳトランジスタ４は略オフとなる。節
点Ｃの電位は、ＰＭＯＳトランジスタ３がオン、ＮＭＯ
Ｓトランジスタ４が略オフのため、節点Ｂの電位まで上
昇する。入力信号１０１が“Ｈ”レベルに移行する場
合、ＮＭＯＳトランジスタ４はオン、ＰＭＯＳトランジ
スタ３は、ゲート電位が、入力信号の２．０〜２．４Ｖ
程度の電圧であっても、略オフとなり、ＰＭＯＳトラン
ジスタ３を介して流れる電流は極めて少ない状態に抑制
される。ＮＭＯＳトランジスタ５、７、ＰＭＯＳトラン
ジスタ６、を含むレベル変換回路も同様の効果を有し、
節点Ｃの電位が“Ｈ”レベルの場合定常電流が抑制さ
れ、節点Ｅの電位は、ＰＭＯＳトランジスタ８およびＮ
ＭＯＳトランジスタ９により形成されるインバータを介
して反転出力される。
信号に変換するレベル変換回路の消費電力を低減する。 【構成】 入力信号１０１がＴＴＬレベルの“Ｌ”レベ
ルの場合、ＮＭＯＳトランジスタ４は略オフとなる。節
点Ｃの電位は、ＰＭＯＳトランジスタ３がオン、ＮＭＯ
Ｓトランジスタ４が略オフのため、節点Ｂの電位まで上
昇する。入力信号１０１が“Ｈ”レベルに移行する場
合、ＮＭＯＳトランジスタ４はオン、ＰＭＯＳトランジ
スタ３は、ゲート電位が、入力信号の２．０〜２．４Ｖ
程度の電圧であっても、略オフとなり、ＰＭＯＳトラン
ジスタ３を介して流れる電流は極めて少ない状態に抑制
される。ＮＭＯＳトランジスタ５、７、ＰＭＯＳトラン
ジスタ６、を含むレベル変換回路も同様の効果を有し、
節点Ｃの電位が“Ｈ”レベルの場合定常電流が抑制さ
れ、節点Ｅの電位は、ＰＭＯＳトランジスタ８およびＮ
ＭＯＳトランジスタ９により形成されるインバータを介
して反転出力される。
Description
【０００１】
【産業上の利用分野】本発明はレベル変換回路に関し、
特に、入出力レベルがＴＴＬコンパチブルのＣＭＯＳ半
導体集積回路の入力部を形成するレベル変換回路に関す
る。
特に、入出力レベルがＴＴＬコンパチブルのＣＭＯＳ半
導体集積回路の入力部を形成するレベル変換回路に関す
る。
【０００２】
【従来の技術】従来、ＣＭＯＳ半導体集積回路の入力部
は、図３に示されるように、ＰＭＯＳトランジスタ１０
およびＮＭＯＳトランジスタ１１を含む単一のＣＭＯＳ
論理回路により構成されている。図３において、ＴＴＬ
レベルの外部入力信号１０３は、ＰＭＯＳトランジスタ
１０およびＮＭＯＳトランジスタ１１のゲートに入力さ
れ、その出力として、ＣＭＯＳレベルの出力信号１０４
が出力される。
は、図３に示されるように、ＰＭＯＳトランジスタ１０
およびＮＭＯＳトランジスタ１１を含む単一のＣＭＯＳ
論理回路により構成されている。図３において、ＴＴＬ
レベルの外部入力信号１０３は、ＰＭＯＳトランジスタ
１０およびＮＭＯＳトランジスタ１１のゲートに入力さ
れ、その出力として、ＣＭＯＳレベルの出力信号１０４
が出力される。
【０００３】ＰＭＯＳトランジスタ１０のしきい値電圧
は、通常−０．４〜−１．０Ｖに設定されており、Ｎチ
ャネルＭＯＳトランジスタ１１のしきい値電圧は、通常
０．４〜１．０Ｖに設定される。今、外部入力信号１０
３として、ＴＴＬレベルの“Ｈ”レベルの信号が入力さ
れるものとすると、その電圧レベルは２．０〜２．４Ｖ
程度であるため、ＰＭＯＳトランジスタ１０において
は、入力されるゲート電圧が、そのしきい値電圧を上回
るために、完全にオフするということはない。また、Ｎ
ＭＯＳトランジスタ１０においては、そのゲート電圧
が、そのしきい値電圧を越えはするもののＣＭＯＳレベ
ルの“Ｈ”レベルよりは低いために、その電流特性の飽
和領域まで到達することがない。この時、出力信号１０
４としては、ＣＭＯＳレベルの“Ｌ”レベルが出力され
るため、従来の入力部インバータにおいては、ＰＭＯＳ
トランジスタ１０とＮＭＯＳトランジスタ１１との電流
能力比としては、ＮＭＯＳトランジスタ１１の方が、Ｐ
ＭＯＳトランジスタ１０よりも数倍〜数十倍大きくなる
ように設定されている。
は、通常−０．４〜−１．０Ｖに設定されており、Ｎチ
ャネルＭＯＳトランジスタ１１のしきい値電圧は、通常
０．４〜１．０Ｖに設定される。今、外部入力信号１０
３として、ＴＴＬレベルの“Ｈ”レベルの信号が入力さ
れるものとすると、その電圧レベルは２．０〜２．４Ｖ
程度であるため、ＰＭＯＳトランジスタ１０において
は、入力されるゲート電圧が、そのしきい値電圧を上回
るために、完全にオフするということはない。また、Ｎ
ＭＯＳトランジスタ１０においては、そのゲート電圧
が、そのしきい値電圧を越えはするもののＣＭＯＳレベ
ルの“Ｈ”レベルよりは低いために、その電流特性の飽
和領域まで到達することがない。この時、出力信号１０
４としては、ＣＭＯＳレベルの“Ｌ”レベルが出力され
るため、従来の入力部インバータにおいては、ＰＭＯＳ
トランジスタ１０とＮＭＯＳトランジスタ１１との電流
能力比としては、ＮＭＯＳトランジスタ１１の方が、Ｐ
ＭＯＳトランジスタ１０よりも数倍〜数十倍大きくなる
ように設定されている。
【０００４】
【発明が解決しようとする課題】上述した従来のレベル
変換回路においては、ＴＴＬレベルの外部入力信号をＣ
ＭＯＳレベルの信号に変換するために、当該レベル変換
回路を構成するＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタの電流能力比として、ＮＭＯＳトランジスタ
の電流能力の方が、ＰＭＯＳトランジスタの電流能力よ
りも大きくなるように設定されているが、このために、
ＮＭＯＳトランジスタのトランジスタサイズが大きくな
り、且つＴＴＬレベルの“Ｈ”レベルが、ＰＭＯＳトラ
ンジスタのしきい値電圧を越えるために、ＰＭＯＳトラ
ンジスタが完全にオフの状態とはならず、ＣＭＯＳ回路
でありながら定常電流が流れ、半導体集積回路としての
消費電力が大きくなってしまうという欠点がある。
変換回路においては、ＴＴＬレベルの外部入力信号をＣ
ＭＯＳレベルの信号に変換するために、当該レベル変換
回路を構成するＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタの電流能力比として、ＮＭＯＳトランジスタ
の電流能力の方が、ＰＭＯＳトランジスタの電流能力よ
りも大きくなるように設定されているが、このために、
ＮＭＯＳトランジスタのトランジスタサイズが大きくな
り、且つＴＴＬレベルの“Ｈ”レベルが、ＰＭＯＳトラ
ンジスタのしきい値電圧を越えるために、ＰＭＯＳトラ
ンジスタが完全にオフの状態とはならず、ＣＭＯＳ回路
でありながら定常電流が流れ、半導体集積回路としての
消費電力が大きくなってしまうという欠点がある。
【０００５】
【課題を解決するための手段】本発明のレベル変換回路
は、ソースが特定の半導体集積回路を介して所定の最高
電位に接続され、ゲートが所定の入力端子に接続される
とともに、ドレインが出力端を形成するＭＯＳトランジ
スタと、ドレインが前記ＰＭＯＳトランジスタのドレイ
ンに接続され、ゲートが前記入力端子に接続されるとと
もに、ソースが所定の最低電位に接続されるＮＭＯＳト
ランジスタと、を少なくとも備え、前記半導体集積回路
が、ゲートに前記最高電位が接続されるＮＭＯＳトラン
ジスタを、少なくとも１個以上直列に接続して形成され
ることを特徴としている。
は、ソースが特定の半導体集積回路を介して所定の最高
電位に接続され、ゲートが所定の入力端子に接続される
とともに、ドレインが出力端を形成するＭＯＳトランジ
スタと、ドレインが前記ＰＭＯＳトランジスタのドレイ
ンに接続され、ゲートが前記入力端子に接続されるとと
もに、ソースが所定の最低電位に接続されるＮＭＯＳト
ランジスタと、を少なくとも備え、前記半導体集積回路
が、ゲートに前記最高電位が接続されるＮＭＯＳトラン
ジスタを、少なくとも１個以上直列に接続して形成され
ることを特徴としている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＮＭＯＳ
トランジスタ１、２、４、５、７および９と、ＰＭＯＳ
トランジスタ３、６および８とを備えて構成される。図
１において、ＮＭＯＳトランジスタ１、２および４、な
らびにＰＭＯＳトランジスタ３は第１のレベル変換回路
を形成しており、また、ＮＭＯＳトランジスタ５および
７、ならびにＰＭＯＳトランジスタ６は第２のレベル変
換回路を形成している。また、ＰＭＯＳトランジスタ８
およびＮＭＯＳトランジスタ９は、所定のＣＭＯＳレベ
ルの変換出力を生成するインバータとして機能してい
る。
である。図１に示されるように、本実施例は、ＮＭＯＳ
トランジスタ１、２、４、５、７および９と、ＰＭＯＳ
トランジスタ３、６および８とを備えて構成される。図
１において、ＮＭＯＳトランジスタ１、２および４、な
らびにＰＭＯＳトランジスタ３は第１のレベル変換回路
を形成しており、また、ＮＭＯＳトランジスタ５および
７、ならびにＰＭＯＳトランジスタ６は第２のレベル変
換回路を形成している。また、ＰＭＯＳトランジスタ８
およびＮＭＯＳトランジスタ９は、所定のＣＭＯＳレベ
ルの変換出力を生成するインバータとして機能してい
る。
【０００８】図１において、入力信号１０１として、Ｔ
ＴＬレベルの“Ｌ”レベル（電位が０．４〜０．８Ｖ）
の信号が入力される場合には、ＮＭＯＳトランジスタ１
はオン状態となり、節点Ａの電位は、最高電位として規
定される電源電圧ＶDDからＮＭＯＳトランジスタ１のし
きい値電圧および逆バイアス効果分だけ低下した電位と
なる。ＮＭＯＳトランジスタ２は、ゲートが電源電圧Ｖ
DDであるためオン状態となり、節点Ｂの電位は、節点Ａ
の電位よりＮＭＯＳトランジスタ２のしきい値電圧およ
び逆バイアス効果分だけ低下した電位となる。ＰＭＯＳ
トランジスタ３は、ソースが節点Ｂの電位となり、ゲー
トには上述の０．４〜０．８Ｖの入力信号が入力される
ため、オン状態となる。また、ＮＭＯＳトランジスタ４
は、ソース電位が、最低電位として規定されている接地
電位（ＧＮＤ）であり、ゲート電位が、入力信号の０．
４〜０．８Ｖであるため、略オフの状態となっている。
そして、節点Ｃの電位は、ＰＭＯＳトランジスタ３が十
分にオン状態にあり、且つＮＭＯＳトランジスタ４が略
オフの状態にあるため、節点Ｂの電位まで上昇してい
る。
ＴＬレベルの“Ｌ”レベル（電位が０．４〜０．８Ｖ）
の信号が入力される場合には、ＮＭＯＳトランジスタ１
はオン状態となり、節点Ａの電位は、最高電位として規
定される電源電圧ＶDDからＮＭＯＳトランジスタ１のし
きい値電圧および逆バイアス効果分だけ低下した電位と
なる。ＮＭＯＳトランジスタ２は、ゲートが電源電圧Ｖ
DDであるためオン状態となり、節点Ｂの電位は、節点Ａ
の電位よりＮＭＯＳトランジスタ２のしきい値電圧およ
び逆バイアス効果分だけ低下した電位となる。ＰＭＯＳ
トランジスタ３は、ソースが節点Ｂの電位となり、ゲー
トには上述の０．４〜０．８Ｖの入力信号が入力される
ため、オン状態となる。また、ＮＭＯＳトランジスタ４
は、ソース電位が、最低電位として規定されている接地
電位（ＧＮＤ）であり、ゲート電位が、入力信号の０．
４〜０．８Ｖであるため、略オフの状態となっている。
そして、節点Ｃの電位は、ＰＭＯＳトランジスタ３が十
分にオン状態にあり、且つＮＭＯＳトランジスタ４が略
オフの状態にあるため、節点Ｂの電位まで上昇してい
る。
【０００９】次に、入力信号１０１がＴＴＬレベルの
“Ｈ”レベル（電位が２．０〜２．４Ｖ）の信号に移行
する場合には、先ずＮＭＯＳトランジスタ４のゲート電
位が上昇し、オン状態に移行する。ＰＭＯＳトランジス
タ３は、ソース電位、即ち節点Ｂの電位がＮＭＯＳトラ
ンジスタ１および２のしきい値電圧分および逆バイアス
効果分だけ、電源電圧ＶDDよりも低い電位となるため、
ゲート電位が、入力信号による２．０〜２．４Ｖ程度の
電圧レベルであっても、略オフの状態となる。従って、
ＰＭＯＳトランジスタ３を介して流れる定常電流は減少
する。即ち、入力信号として、ＴＴＬレベルの“Ｈ”レ
ベルが入力される状態においても、定常電流は極めて少
ない状態に抑制されている。
“Ｈ”レベル（電位が２．０〜２．４Ｖ）の信号に移行
する場合には、先ずＮＭＯＳトランジスタ４のゲート電
位が上昇し、オン状態に移行する。ＰＭＯＳトランジス
タ３は、ソース電位、即ち節点Ｂの電位がＮＭＯＳトラ
ンジスタ１および２のしきい値電圧分および逆バイアス
効果分だけ、電源電圧ＶDDよりも低い電位となるため、
ゲート電位が、入力信号による２．０〜２．４Ｖ程度の
電圧レベルであっても、略オフの状態となる。従って、
ＰＭＯＳトランジスタ３を介して流れる定常電流は減少
する。即ち、入力信号として、ＴＴＬレベルの“Ｈ”レ
ベルが入力される状態においても、定常電流は極めて少
ない状態に抑制されている。
【００１０】このことは、ＮＭＯＳトランジスタ５、Ｐ
ＭＯＳトランジスタ６およびＮＭＯＳトランジスタ７を
含むレベル変換回路についても同様の効果が得られ、節
点Ｃの電位が“Ｈ”レベルの場合の定常電流が減少す
る。この場合における、レベル変換回路の出力に対応す
る節点Ｅの電位は、ＰＭＯＳトランジスタ８およびＮＭ
ＯＳトランジスタ９により形成されるインバータを介し
て反転され、出力信号１０２として外部に出力される。
ＭＯＳトランジスタ６およびＮＭＯＳトランジスタ７を
含むレベル変換回路についても同様の効果が得られ、節
点Ｃの電位が“Ｈ”レベルの場合の定常電流が減少す
る。この場合における、レベル変換回路の出力に対応す
る節点Ｅの電位は、ＰＭＯＳトランジスタ８およびＮＭ
ＯＳトランジスタ９により形成されるインバータを介し
て反転され、出力信号１０２として外部に出力される。
【００１１】図２（ａ）、（ｂ）、（ｃ）および（ｄ）
に示されるのは、それぞれ、入力信号１０１、節点Ｃの
電位、節点Ｅの電位および出力信号１０２を示す動作波
形図であり、入力信号１０１がＴＴＬレベルの“Ｌ”レ
ベルから“Ｈ”レベルに移行する過程における動作状態
を示している。
に示されるのは、それぞれ、入力信号１０１、節点Ｃの
電位、節点Ｅの電位および出力信号１０２を示す動作波
形図であり、入力信号１０１がＴＴＬレベルの“Ｌ”レ
ベルから“Ｈ”レベルに移行する過程における動作状態
を示している。
【００１２】
【発明の効果】以上説明したように、本発明は、レベル
変換回路に印加される最高電位を、ゲートが当該最高電
位に接続されるＮＭＯＳトランジスタを、少なくとも１
個以上直列に接続して形成される半導体集積回路を介し
て供給することにより、前記レベル変換回路を構成する
ＰＭＯＳトランジスタのオン抵抗を大きくし、“Ｈ”レ
ベル入力時における定常電流値を抑制し、消費電力を低
減させることができるという効果がある。
変換回路に印加される最高電位を、ゲートが当該最高電
位に接続されるＮＭＯＳトランジスタを、少なくとも１
個以上直列に接続して形成される半導体集積回路を介し
て供給することにより、前記レベル変換回路を構成する
ＰＭＯＳトランジスタのオン抵抗を大きくし、“Ｈ”レ
ベル入力時における定常電流値を抑制し、消費電力を低
減させることができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例における動作波形を示す図である。
【図３】従来例を示す回路図である。
１、２、４、５、７、９、１１ ＮＭＯＳトランジス
タ ３、６、８、１０ ＰＭＯＳトランジスタ
タ ３、６、８、１０ ＰＭＯＳトランジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 ソースが特定の半導体集積回路を介して
所定の最高電位に接続され、ゲートが所定の入力端子に
接続されるとともに、ドレインが出力端を形成するＰＭ
ＯＳトランジスタと、 ドレインが前記ＰＭＯＳトランジスタのドレインに接続
され、ゲートが前記入力端子に接続されるとともに、ソ
ースが所定の最低電位に接続されるＮＭＯＳトランジス
タと、 を少なくとも備え、前記半導体集積回路が、ゲートに前
記最高電位が接続されるＮＭＯＳトランジスタを、少な
くとも１個以上直列に接続して形成されることを特徴と
するレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153639A JPH0537344A (ja) | 1991-06-26 | 1991-06-26 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153639A JPH0537344A (ja) | 1991-06-26 | 1991-06-26 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537344A true JPH0537344A (ja) | 1993-02-12 |
Family
ID=15566918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153639A Pending JPH0537344A (ja) | 1991-06-26 | 1991-06-26 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100812878B1 (ko) * | 2001-11-19 | 2008-03-11 | 후지쯔 가부시끼가이샤 | 전압 발생 회로, 레벨 시프트 회로 및 반도체 장치 |
-
1991
- 1991-06-26 JP JP3153639A patent/JPH0537344A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100812878B1 (ko) * | 2001-11-19 | 2008-03-11 | 후지쯔 가부시끼가이샤 | 전압 발생 회로, 레벨 시프트 회로 및 반도체 장치 |
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