JPH05110391A - Ｄフリツプフロツプ回路 - Google Patents
Ｄフリツプフロツプ回路Info
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- JPH05110391A JPH05110391A JP3271238A JP27123891A JPH05110391A JP H05110391 A JPH05110391 A JP H05110391A JP 3271238 A JP3271238 A JP 3271238A JP 27123891 A JP27123891 A JP 27123891A JP H05110391 A JPH05110391 A JP H05110391A
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- JP
- Japan
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- inverter
- output
- flip
- clock
- signal
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Abstract
(57)【要約】
【目的】 クロックのスキューにかかわらず、信号を確
実にラッチするシフトレジスタを構成するためのＤフリ
ップフロップ回路を提供する。 【構成】 クロックＣＫがローレベルのときスイッチＳ
Ｗ１が導通し、入力信号Ｄはインバータ３，４からなる
ラッチ回路にラッチされる。クロックＣＫがハイレベル
になるとスイッチＳＷ２が導通し、インバータ３の出力
は、インバータ７，８からなるラッチ回路にラッチされ
る。インバータ７の出力は、抵抗Ｒを介してインバータ
９に供給されて反転され、更にインバータ１０により反
転されて外部に出力される。インバータ９の入力信号
は、抵抗Ｒ及びインバータ９の入力部の容量の作用によ
り、インバータ１２から出力されるクロックから十分に
遅延されるので、上記Ｄフリップフロップ回路を多数接
続して構成したシフトレジスタにおいては、クロックの
スキューによるラッチミスが発生しない。
実にラッチするシフトレジスタを構成するためのＤフリ
ップフロップ回路を提供する。 【構成】 クロックＣＫがローレベルのときスイッチＳ
Ｗ１が導通し、入力信号Ｄはインバータ３，４からなる
ラッチ回路にラッチされる。クロックＣＫがハイレベル
になるとスイッチＳＷ２が導通し、インバータ３の出力
は、インバータ７，８からなるラッチ回路にラッチされ
る。インバータ７の出力は、抵抗Ｒを介してインバータ
９に供給されて反転され、更にインバータ１０により反
転されて外部に出力される。インバータ９の入力信号
は、抵抗Ｒ及びインバータ９の入力部の容量の作用によ
り、インバータ１２から出力されるクロックから十分に
遅延されるので、上記Ｄフリップフロップ回路を多数接
続して構成したシフトレジスタにおいては、クロックの
スキューによるラッチミスが発生しない。
Description
【０００１】
【産業上の利用分野】本発明は、Ｄフリップフロップに
関する。
関する。
【０００２】
【従来の技術】図６に従来のＤフリップフロップ回路の
回路図を示す。同図において、インバータ３，４はマス
タ部のラッチ回路を構成している。インバータ３の出力
端子はインバータ４の入力端子に接続され、インバータ
４の出力端子はインバータ３の入力端子に接続されてい
る。インバータ４はインバータ３の帰還回路であり、そ
のゲインはインバータ４のゲインより小さい。スイッチ
ＳＷ１はＰチャネルＭＯＳトランジスタ１とＮチャネル
ＭＯＳトランジスタ２とを並列に接続してなり、これら
のトランジスタの一端に入力信号Ｄが入力され、他端は
インバータ３の入力端子に接続されている。また、トラ
ンジスタ２のゲートはインバータ１１の出力端子に接続
され、トランジスタ１のゲートはインバータ１２の出力
端子に接続されている。インバータ１１の入力端子には
クロックＣＫが供給され、その出力端子はインバータ１
２の入力端子に接続されている。
回路図を示す。同図において、インバータ３，４はマス
タ部のラッチ回路を構成している。インバータ３の出力
端子はインバータ４の入力端子に接続され、インバータ
４の出力端子はインバータ３の入力端子に接続されてい
る。インバータ４はインバータ３の帰還回路であり、そ
のゲインはインバータ４のゲインより小さい。スイッチ
ＳＷ１はＰチャネルＭＯＳトランジスタ１とＮチャネル
ＭＯＳトランジスタ２とを並列に接続してなり、これら
のトランジスタの一端に入力信号Ｄが入力され、他端は
インバータ３の入力端子に接続されている。また、トラ
ンジスタ２のゲートはインバータ１１の出力端子に接続
され、トランジスタ１のゲートはインバータ１２の出力
端子に接続されている。インバータ１１の入力端子には
クロックＣＫが供給され、その出力端子はインバータ１
２の入力端子に接続されている。
【０００３】一方、スイッチＳＷ２はＰチャネルＭＯＳ
トランジスタ５とＮチャネルＭＯＳトランジスタ６とを
並列に接続してなり、これらのトランジスタの一端はイ
ンバータ３の出力端子に接続され、他端はインバータ７
の入力端子に接続されている。トランジスタ５のゲート
はインバータ１１の出力端子に接続され、トランジスタ
６のゲートはインバータ１２の出力端子に接続されてい
る。
トランジスタ５とＮチャネルＭＯＳトランジスタ６とを
並列に接続してなり、これらのトランジスタの一端はイ
ンバータ３の出力端子に接続され、他端はインバータ７
の入力端子に接続されている。トランジスタ５のゲート
はインバータ１１の出力端子に接続され、トランジスタ
６のゲートはインバータ１２の出力端子に接続されてい
る。
【０００４】インバータ７，８はスレーブ部のラッチ回
路を構成している。インバータ７の出力端子はインバー
タ８の入力端子に接続され、インバータ８の出力端子は
インバータ７の入力端子に接続されている。インバータ
８はインバータ７の帰還回路であり、そのゲインはイン
バータ７のゲインより小さい。更に、インバータ７の出
力端子はインバータ９の入力端子に接続され、インバー
タ９の出力端子はインバータ１０の入力端子に接続さ
れ、インバータ１０から出力信号Ｑが外部に出力され
る。
路を構成している。インバータ７の出力端子はインバー
タ８の入力端子に接続され、インバータ８の出力端子は
インバータ７の入力端子に接続されている。インバータ
８はインバータ７の帰還回路であり、そのゲインはイン
バータ７のゲインより小さい。更に、インバータ７の出
力端子はインバータ９の入力端子に接続され、インバー
タ９の出力端子はインバータ１０の入力端子に接続さ
れ、インバータ１０から出力信号Ｑが外部に出力され
る。
【０００５】次に、図７に示すタイミングチャートを参
照して上記Ｄフリップフロップ回路の動作を説明する。
クロックＣＫがローレベルになると、トランジスタ１，
２のゲートには夫々ローレベル及びハイレベルの信号が
印加されるので、スイッチＳＷ１が導通状態となり、イ
ンバータ３，４からなるラッチ回路は入力されたハイレ
ベルの信号をラッチし、これを反転してローレベルの信
号を出力する。クロックＣＫがハイレベルに立上がる
と、スイッチＳＷ１が非導通状態となり、スイッチＳＷ
２が導通状態となるので、インバータ７，８からなるラ
ッチ回路はインバータ３の出力信号をラッチし、これを
反転してハイレベルの信号Ｐを出力する。信号Ｐはイン
バータ９，１０により遅延されてハイレベルの出力信号
Ｑとして出力される。この出力信号Ｑは、クロックＣＫ
のレベルの如何に関わらず入力信号Ｄがローレベルにな
るまでハイレベルに維持される。
照して上記Ｄフリップフロップ回路の動作を説明する。
クロックＣＫがローレベルになると、トランジスタ１，
２のゲートには夫々ローレベル及びハイレベルの信号が
印加されるので、スイッチＳＷ１が導通状態となり、イ
ンバータ３，４からなるラッチ回路は入力されたハイレ
ベルの信号をラッチし、これを反転してローレベルの信
号を出力する。クロックＣＫがハイレベルに立上がる
と、スイッチＳＷ１が非導通状態となり、スイッチＳＷ
２が導通状態となるので、インバータ７，８からなるラ
ッチ回路はインバータ３の出力信号をラッチし、これを
反転してハイレベルの信号Ｐを出力する。信号Ｐはイン
バータ９，１０により遅延されてハイレベルの出力信号
Ｑとして出力される。この出力信号Ｑは、クロックＣＫ
のレベルの如何に関わらず入力信号Ｄがローレベルにな
るまでハイレベルに維持される。
【０００６】入力信号Ｄがローレベルになると、クロッ
クＣＫがローレベルになった時点でマスタ部のラッチ回
路がこれをラッチし、反転してハイレベルの信号を出力
する。クロックＣＫの次の立上りでスレーブ部のラッチ
回路がこのハイレベルの信号をラッチし、反転してロー
レベルの信号Ｐを出力する。信号Ｐはインバータ９，１
０により遅延されローレベルの出力信号Ｑとして出力さ
れる。
クＣＫがローレベルになった時点でマスタ部のラッチ回
路がこれをラッチし、反転してハイレベルの信号を出力
する。クロックＣＫの次の立上りでスレーブ部のラッチ
回路がこのハイレベルの信号をラッチし、反転してロー
レベルの信号Ｐを出力する。信号Ｐはインバータ９，１
０により遅延されローレベルの出力信号Ｑとして出力さ
れる。
【０００７】
【発明が解決しようとする課題】このような従来のＤフ
リップフロップ回路では、インバータ１２の出力Ａがハ
イレベルとなった後、高々ゲート３段分の遅延時間が経
過した時点で出力信号Ｑのレベルが確定する。ところ
で、映像信号を処理する場合、遅延時間の調整のために
多数のＤフリップフロップ回路を接続してシフトレジス
タを構成し、該シフトレジスタを用いてタイミング合わ
せを行ってから、信号の混合、加算、減算等の処理を行
う。
リップフロップ回路では、インバータ１２の出力Ａがハ
イレベルとなった後、高々ゲート３段分の遅延時間が経
過した時点で出力信号Ｑのレベルが確定する。ところ
で、映像信号を処理する場合、遅延時間の調整のために
多数のＤフリップフロップ回路を接続してシフトレジス
タを構成し、該シフトレジスタを用いてタイミング合わ
せを行ってから、信号の混合、加算、減算等の処理を行
う。
【０００８】しかし、Ｄフリップフロップ回路の遅延時
間は短いため、Ｄフリップフロップを多数接続するとク
ロックのスキュー（矩形からのずれ）によってラッチミ
スが生ずる場合がある。半導体製造がサブミクロンの精
度のプロセスにより行われるようになると、Ｄフリップ
フロップ回路の遅延時間がますます短くなり、ラッチミ
スが一層発生しやすくなる。
間は短いため、Ｄフリップフロップを多数接続するとク
ロックのスキュー（矩形からのずれ）によってラッチミ
スが生ずる場合がある。半導体製造がサブミクロンの精
度のプロセスにより行われるようになると、Ｄフリップ
フロップ回路の遅延時間がますます短くなり、ラッチミ
スが一層発生しやすくなる。
【０００９】本発明は、このような問題に鑑みなされた
ものであり、クロックスキューによるラッチミスの発生
しないシフトレジスタを構成し得るＤフリップフロップ
回路を提供することにある。
ものであり、クロックスキューによるラッチミスの発生
しないシフトレジスタを構成し得るＤフリップフロップ
回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明のＤフリップフロ
ップ回路は上記目的を達成するために、クロックに同期
して入力信号をラッチするマスタ部と、前記クロックに
同期して前記マスタ部の出力信号をラッチするスレーブ
部と、前記スレーブ部の出力信号を遅延させるための抵
抗成分を有する素子とを備えたことを特徴とする。
ップ回路は上記目的を達成するために、クロックに同期
して入力信号をラッチするマスタ部と、前記クロックに
同期して前記マスタ部の出力信号をラッチするスレーブ
部と、前記スレーブ部の出力信号を遅延させるための抵
抗成分を有する素子とを備えたことを特徴とする。
【００１１】
【作用】スレーブ部にラッチされたマスタ部の出力は、
抵抗素子、またはＭＯＳトランジスタ素子のオン抵抗等
により、十分に遅延されて出力される。Ｄフリップフロ
ップ回路を多数接続してシフトレジスタを構成する場
合、遅延量を大きくするためのゲートを新たに付加する
ことなく、クロックのスキューによるミスラッチの発生
を防止することができる。
抵抗素子、またはＭＯＳトランジスタ素子のオン抵抗等
により、十分に遅延されて出力される。Ｄフリップフロ
ップ回路を多数接続してシフトレジスタを構成する場
合、遅延量を大きくするためのゲートを新たに付加する
ことなく、クロックのスキューによるミスラッチの発生
を防止することができる。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１に本発明の第１の実施例のＤフリ
ップフロップ回路の回路図を示す。この回路は、スレー
ブ部のラッチ回路を構成するインバータ７の出力端子と
インバータ９の入力端子との間に抵抗Ｒが挿入されてい
る点を除き図６の回路と同じ構成を有している。
詳細に説明する。図１に本発明の第１の実施例のＤフリ
ップフロップ回路の回路図を示す。この回路は、スレー
ブ部のラッチ回路を構成するインバータ７の出力端子と
インバータ９の入力端子との間に抵抗Ｒが挿入されてい
る点を除き図６の回路と同じ構成を有している。
【００１３】即ち、インバータ３，４はマスタ部のラッ
チ回路を構成しており、インバータ３の出力端子はイン
バータ４の入力端子に接続され、インバータ４の出力端
子はインバータ３の入力端子に接続されている。スイッ
チＳＷ１はＰチャネルＭＯＳトランジスタ１とＮチャネ
ルＭＯＳトランジスタ２とを並列に接続してなり、これ
らのトランジスタの一端に入力信号Ｄが入力され、他端
はインバータ３の入力端子に接続されている。トランジ
スタ２のゲートはインバータ１１の出力端子に接続さ
れ、トランジスタ１のゲートはインバータ１２の出力端
子に接続されている。インバータ１１の入力端子にはク
ロックＣＫが供給され、その出力端子はインバータ１２
の入力端子に接続されている。スイッチＳＷ２はＰチャ
ネルＭＯＳトランジスタ５とＮチャネルＭＯＳトランジ
スタ６とを並列に接続してなり、これらのトランジスタ
の一端はインバータ３の出力端子に接続され、他端はイ
ンバータ７の入力端子に接続されている。トランジスタ
５のゲートはインバータ１１の出力端子に接続され、ト
ランジスタ６のゲートはインバータ１２の出力端子に接
続されている。
チ回路を構成しており、インバータ３の出力端子はイン
バータ４の入力端子に接続され、インバータ４の出力端
子はインバータ３の入力端子に接続されている。スイッ
チＳＷ１はＰチャネルＭＯＳトランジスタ１とＮチャネ
ルＭＯＳトランジスタ２とを並列に接続してなり、これ
らのトランジスタの一端に入力信号Ｄが入力され、他端
はインバータ３の入力端子に接続されている。トランジ
スタ２のゲートはインバータ１１の出力端子に接続さ
れ、トランジスタ１のゲートはインバータ１２の出力端
子に接続されている。インバータ１１の入力端子にはク
ロックＣＫが供給され、その出力端子はインバータ１２
の入力端子に接続されている。スイッチＳＷ２はＰチャ
ネルＭＯＳトランジスタ５とＮチャネルＭＯＳトランジ
スタ６とを並列に接続してなり、これらのトランジスタ
の一端はインバータ３の出力端子に接続され、他端はイ
ンバータ７の入力端子に接続されている。トランジスタ
５のゲートはインバータ１１の出力端子に接続され、ト
ランジスタ６のゲートはインバータ１２の出力端子に接
続されている。
【００１４】インバータ７，８はスレーブ部のラッチ回
路を構成している。インバータ７の出力端子はインバー
タ８の入力端子に接続され、インバータ８の出力端子は
インバータ７の入力端子に接続されている。更に、イン
バータ７の出力端子は上述の抵抗Ｒの一端に接続され、
抵抗Ｒの他端はインバータ９の入力端子に接続され、イ
ンバータ１０から出力信号Ｑが外部に出力される。
路を構成している。インバータ７の出力端子はインバー
タ８の入力端子に接続され、インバータ８の出力端子は
インバータ７の入力端子に接続されている。更に、イン
バータ７の出力端子は上述の抵抗Ｒの一端に接続され、
抵抗Ｒの他端はインバータ９の入力端子に接続され、イ
ンバータ１０から出力信号Ｑが外部に出力される。
【００１５】次に図３に示すタイミングチャートを参照
して上記Ｄフリップフロップ回路の動作を説明する。ク
ロックＣＫがローレベルになると、トランジスタ１，２
のゲートには夫々ローレベル及びハイレベルの信号が印
加されるので、スイッチＳＷ１が導通状態となり、イン
バータ３，４からなるラッチ回路は入力されたハイレベ
ルの入力信号Ｄをラッチし、これを反転してローレベル
の信号を出力する。クロックＣＫがハイレベルに立上が
ると、スイッチＳＷ１が非導通状態となり、スイッチＳ
Ｗ２が導通状態となるので、インバータ７，８からなる
ラッチ回路はインバータ３の出力信号をラッチし、これ
を反転してハイレベルの信号を出力する。この信号は抵
抗Ｒを介してインバータ９に入力される。インバータ９
の入力信号Ｐは、図３に示すように抵抗Ｒとインバータ
９の入力部容量の作用により、従来の回路に比べ、イン
バータ１２の出力Ａから大きく遅延している。信号Ｐ
は、インバータ９，１０により更に遅延され、ハイレベ
ルの出力信号Ｑとして出力される。
して上記Ｄフリップフロップ回路の動作を説明する。ク
ロックＣＫがローレベルになると、トランジスタ１，２
のゲートには夫々ローレベル及びハイレベルの信号が印
加されるので、スイッチＳＷ１が導通状態となり、イン
バータ３，４からなるラッチ回路は入力されたハイレベ
ルの入力信号Ｄをラッチし、これを反転してローレベル
の信号を出力する。クロックＣＫがハイレベルに立上が
ると、スイッチＳＷ１が非導通状態となり、スイッチＳ
Ｗ２が導通状態となるので、インバータ７，８からなる
ラッチ回路はインバータ３の出力信号をラッチし、これ
を反転してハイレベルの信号を出力する。この信号は抵
抗Ｒを介してインバータ９に入力される。インバータ９
の入力信号Ｐは、図３に示すように抵抗Ｒとインバータ
９の入力部容量の作用により、従来の回路に比べ、イン
バータ１２の出力Ａから大きく遅延している。信号Ｐ
は、インバータ９，１０により更に遅延され、ハイレベ
ルの出力信号Ｑとして出力される。
【００１６】入力信号Ｄがローレベルになると、クロッ
クＣＫがローレベルになった時点でマスタ部のラッチ回
路がこれをラッチし、反転してハイレベルの信号を出力
する。クロックＣＫの次の立上りでスレーブ部のラッチ
回路がこのハイレベルの信号をラッチし、反転してロー
レベルの信号を出力する。インバータ９の入力信号Ｐは
インバータ９，１０により更に遅延されローレベルの出
力信号Ｑとして外部に出力される。この場合にも上述し
たように、抵抗Ｒ及びインバータ９の入力部容量の作用
により、信号Ｐが遅延され、ローレベルの出力信号Ｑが
外部に出力されるまでの時間が従来より長くなる。
クＣＫがローレベルになった時点でマスタ部のラッチ回
路がこれをラッチし、反転してハイレベルの信号を出力
する。クロックＣＫの次の立上りでスレーブ部のラッチ
回路がこのハイレベルの信号をラッチし、反転してロー
レベルの信号を出力する。インバータ９の入力信号Ｐは
インバータ９，１０により更に遅延されローレベルの出
力信号Ｑとして外部に出力される。この場合にも上述し
たように、抵抗Ｒ及びインバータ９の入力部容量の作用
により、信号Ｐが遅延され、ローレベルの出力信号Ｑが
外部に出力されるまでの時間が従来より長くなる。
【００１７】図２に上記第１の実施例の変形例の回路図
を示す。同図に示すように、この回路は、抵抗Ｒに代え
てＭＯＳトランジスタ１３，１４を用いた点で図１の回
路と異なる。即ち、ＰチャネルＭＯＳトランジスタ１３
とＮチャネルＭＯＳトランジスタ１４とがインバータ７
の出力端子とインバータ９の入力端子との間に挿入さ
れ、トランジスタ１３のゲートがグランドに接続され、
トランジスタ１４のゲートが電源に接続されている。ト
ランジスタ１３及び１４は共に導通状態になっており、
これらのトランジスタのオン抵抗が図１の回路の抵抗Ｒ
の役割を果たすことになる。トランジスタは抵抗に比べ
半導体チップ上において小面積で構成できるので、集積
回路の集積密度の向上の点で有利である。
を示す。同図に示すように、この回路は、抵抗Ｒに代え
てＭＯＳトランジスタ１３，１４を用いた点で図１の回
路と異なる。即ち、ＰチャネルＭＯＳトランジスタ１３
とＮチャネルＭＯＳトランジスタ１４とがインバータ７
の出力端子とインバータ９の入力端子との間に挿入さ
れ、トランジスタ１３のゲートがグランドに接続され、
トランジスタ１４のゲートが電源に接続されている。ト
ランジスタ１３及び１４は共に導通状態になっており、
これらのトランジスタのオン抵抗が図１の回路の抵抗Ｒ
の役割を果たすことになる。トランジスタは抵抗に比べ
半導体チップ上において小面積で構成できるので、集積
回路の集積密度の向上の点で有利である。
【００１８】次に、本発明の第２の実施例を図４及び５
を参照して説明する。図４に示すように、第２の実施例
の回路は、抵抗Ｒを用いる代わりに、ＰチャネルＭＯＳ
トランジスタ１６及びＮチャネルＭＯＳトランジスタ１
７からなるインバータ７にＰチャネルＭＯＳトランジス
タ１５及びＮチャネルＭＯＳトランジスタ１８を付加し
た点で図１の回路と異なる。
を参照して説明する。図４に示すように、第２の実施例
の回路は、抵抗Ｒを用いる代わりに、ＰチャネルＭＯＳ
トランジスタ１６及びＮチャネルＭＯＳトランジスタ１
７からなるインバータ７にＰチャネルＭＯＳトランジス
タ１５及びＮチャネルＭＯＳトランジスタ１８を付加し
た点で図１の回路と異なる。
【００１９】トランジスタ１５はトランジスタ１６と電
源との間に接続され、トランジスタ１８はトランジスタ
１７とグランドとの間に接続されている。トランジスタ
１５のゲートはグランドに接続され、トランジスタ１８
のゲートは電源に接続されている。トランジスタ１５，
１８は共に導通状態にあり、インバータ９の入力部の容
量はトランジスタ１５，１８のオン抵抗を介して充放電
される。従って、インバータ９の入力の電位が確定する
のに要する時間が従来より長くなる。
源との間に接続され、トランジスタ１８はトランジスタ
１７とグランドとの間に接続されている。トランジスタ
１５のゲートはグランドに接続され、トランジスタ１８
のゲートは電源に接続されている。トランジスタ１５，
１８は共に導通状態にあり、インバータ９の入力部の容
量はトランジスタ１５，１８のオン抵抗を介して充放電
される。従って、インバータ９の入力の電位が確定する
のに要する時間が従来より長くなる。
【００２０】このＤフリッブフロップ回路の動作は、図
５のタイミングチャートに示すように図１の回路の動作
と基本的に同じであり、この場合もインバータ９の入力
は、インバータ１２の出力からミスラッチを起こさない
のに十分な値だけ遅延される。
５のタイミングチャートに示すように図１の回路の動作
と基本的に同じであり、この場合もインバータ９の入力
は、インバータ１２の出力からミスラッチを起こさない
のに十分な値だけ遅延される。
【００２１】
【発明の効果】本発明のＤフリップフロップ回路におい
ては、スレーブ部にラッチされた信号は、抵抗素子また
はＭＯＳトランジスタ素子のオン抵抗等により、十分に
遅延されて出力される。従って、Ｄフリップフロップ回
路を多数接続してシフトレジスタを構成する場合、遅延
量を大きくするためのゲートを新たに付加することな
く、クロックのスキューによるミスラッチの発生を防止
することができる。
ては、スレーブ部にラッチされた信号は、抵抗素子また
はＭＯＳトランジスタ素子のオン抵抗等により、十分に
遅延されて出力される。従って、Ｄフリップフロップ回
路を多数接続してシフトレジスタを構成する場合、遅延
量を大きくするためのゲートを新たに付加することな
く、クロックのスキューによるミスラッチの発生を防止
することができる。
【図１】本発明の第１の実施例のＤフリップフロップ回
路の回路図である。
路の回路図である。
【図２】図１のＤフリップフロップ回路の変形例の回路
図である。
図である。
【図３】図１のＤフリップフロップ回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図４】本発明の第２の実施例のＤフリップフロップ回
路の回路図である。
路の回路図である。
【図５】図４のＤフリップフロップ回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図６】従来のＤフリップフロップ回路の回路図であ
る。
る。
【図７】図６のＤフリップフロップ回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
１、５、１３、１５、１６ ＰチャネルＭＯＳトランジ
スタ ２、６、１４、１７、１８ ＮチャネルＭＯＳトランジ
スタ ３、４、７〜１２ インバータ ＳＷ１、ＳＷ２ スイッチ
スタ ２、６、１４、１７、１８ ＮチャネルＭＯＳトランジ
スタ ３、４、７〜１２ インバータ ＳＷ１、ＳＷ２ スイッチ
Claims (1)
- 【請求項１】 クロックに同期して入力信号をラッチす
るマスタ部と、前記クロックに同期して前記マスタ部の
出力信号をラッチするスレーブ部と、前記スレーブ部の
出力信号を遅延させるための抵抗成分を有する素子とを
備えたことを特徴とするＤフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271238A JPH05110391A (ja) | 1991-10-18 | 1991-10-18 | Ｄフリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271238A JPH05110391A (ja) | 1991-10-18 | 1991-10-18 | Ｄフリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110391A true JPH05110391A (ja) | 1993-04-30 |
Family
ID=17497282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271238A Pending JPH05110391A (ja) | 1991-10-18 | 1991-10-18 | Ｄフリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110391A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2014087008A (ja) * | 2012-10-26 | 2014-05-12 | Renesas Electronics Corp | 半導体装置及びその設計方法 |
-
1991
- 1991-10-18 JP JP3271238A patent/JPH05110391A/ja active Pending
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