JPS60116224A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60116224A JPS60116224A JP58223105A JP22310583A JPS60116224A JP S60116224 A JPS60116224 A JP S60116224A JP 58223105 A JP58223105 A JP 58223105A JP 22310583 A JP22310583 A JP 22310583A JP S60116224 A JPS60116224 A JP S60116224A
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- JP
- Japan
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- circuit
- dynamic
- transistor
- static
- voltage
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体集積回路装置に関し、特にダイナミッ
ク動作の回路とスタティック動作の回路とが混在収容さ
れ、両者の回路の動作タイミングの整合を図る手段を有
する集積回路装置に関する。
ク動作の回路とスタティック動作の回路とが混在収容さ
れ、両者の回路の動作タイミングの整合を図る手段を有
する集積回路装置に関する。
技術の背景
最近、半棉体集執回路において、ダイナミック動作の回
路（以下単にダイナミック回路と称する）とスタティッ
ク動作の回路（以下単にスタティック回路と称する）と
を混在使用することによシ両者の回路の特徴を活用して
回路装置の一層の高性能化を図ることが行なわれるよう
になってきている。例えば、ダイナミックメモリ装置に
おいて動作速度を向上させるためにスタティック回路が
一部に使用されている。ところが、ダイナミック回路と
スタティック回路の混在する回路においては、各回路の
動作速度の電源電圧依存性の違いが問題となる。すなわ
ち、ダイナミック回路は電源電圧が高くなると動作速度
が早くなるが、スタティック回路はそれほど早くならな
い。このため、両者の回路の出力クロック信号から新た
なりロック信号を生成する回路においては時として各出
力クロックのタイミングのずれのため回路が正常動作し
なくなることがある。したがって、ダイナミック回路と
スタティック回路とが混在使用される集積回路装置にお
いては、両者の回路の動作タイミングの整合を図るため
に何らかの手段が心安とされるＯ 従来技術と問題点 第１図鉱従米形のタ゛イナミック回路の１例としてのダ
イナミックバッファ回路を示す。以下Ｎチャネル形ＭＯ
８）ランジスタを用いて説明を行なうが、極性をすべて
入れかえれは、Ｐチャネル形ＭＯ８）ランジスタでも同
様のことが言える。同図の回路の動作波形を示す第２図
を参照しながらこの回路の動作を説明する。所定のリセ
ット期間の後、リセット信号Ｒが電源電圧Ｖｃｃ（以下
単にＶＣＣと称する）以上の電圧から基準を圧Ｖｓｓ（
以下単にＹｅｌｌと称する）に立ち下がり、入力信号Ｉ
ＮがＶＳＩｉからＶＣＣに立ち上がるとトランジスタＱ
ｌがオンとなりノードＮ２１が高電位となることにより
トランジスタＱ４がオンとなシノードＮ２２がＶＳＳに
立ち下がる。また、ノードＮ２３は入力信号ＩＮが立ち
上かることによｐＶｃｃ以上の電圧に立ち上げられるの
で、ノードＮ２４はＶｌ１８からＶＣＣまで立ち上けら
れる。ノードＮ２２の電位が下がってくるとトランジス
タＱ６がオンとなるのでノードＮ２３はＶＣＣ以上の電
圧から ”ＶａＳに立ち下がる。ノードＮ２４が高電位
となることによシトランジスタＱ９がオンし、０ＵＴｌ
がＶＳＳより電位が高くなることによりブートストラッ
プ用のキャノ４シタであるＣ１によυノードＮ２４の電
位がＶＣＣ以上になＪ ＯＵＴ ｌはＶＣＣのレベルま
で立ち上けられる。このように第１図の回路はリセット
信号ＲがＶＣＣ以上の電圧からＶＳＳに立ち下が９、入
力信号ＩＮのＶａＳからＶｃｃへの立ち上がシに応じた
出力信号０ＩＩＴ ｌを出力するダイナミックバッファ
回路として動作する。
路（以下単にダイナミック回路と称する）とスタティッ
ク動作の回路（以下単にスタティック回路と称する）と
を混在使用することによシ両者の回路の特徴を活用して
回路装置の一層の高性能化を図ることが行なわれるよう
になってきている。例えば、ダイナミックメモリ装置に
おいて動作速度を向上させるためにスタティック回路が
一部に使用されている。ところが、ダイナミック回路と
スタティック回路の混在する回路においては、各回路の
動作速度の電源電圧依存性の違いが問題となる。すなわ
ち、ダイナミック回路は電源電圧が高くなると動作速度
が早くなるが、スタティック回路はそれほど早くならな
い。このため、両者の回路の出力クロック信号から新た
なりロック信号を生成する回路においては時として各出
力クロックのタイミングのずれのため回路が正常動作し
なくなることがある。したがって、ダイナミック回路と
スタティック回路とが混在使用される集積回路装置にお
いては、両者の回路の動作タイミングの整合を図るため
に何らかの手段が心安とされるＯ 従来技術と問題点 第１図鉱従米形のタ゛イナミック回路の１例としてのダ
イナミックバッファ回路を示す。以下Ｎチャネル形ＭＯ
８）ランジスタを用いて説明を行なうが、極性をすべて
入れかえれは、Ｐチャネル形ＭＯ８）ランジスタでも同
様のことが言える。同図の回路の動作波形を示す第２図
を参照しながらこの回路の動作を説明する。所定のリセ
ット期間の後、リセット信号Ｒが電源電圧Ｖｃｃ（以下
単にＶＣＣと称する）以上の電圧から基準を圧Ｖｓｓ（
以下単にＹｅｌｌと称する）に立ち下がり、入力信号Ｉ
ＮがＶＳＩｉからＶＣＣに立ち上がるとトランジスタＱ
ｌがオンとなりノードＮ２１が高電位となることにより
トランジスタＱ４がオンとなシノードＮ２２がＶＳＳに
立ち下がる。また、ノードＮ２３は入力信号ＩＮが立ち
上かることによｐＶｃｃ以上の電圧に立ち上げられるの
で、ノードＮ２４はＶｌ１８からＶＣＣまで立ち上けら
れる。ノードＮ２２の電位が下がってくるとトランジス
タＱ６がオンとなるのでノードＮ２３はＶＣＣ以上の電
圧から ”ＶａＳに立ち下がる。ノードＮ２４が高電位
となることによシトランジスタＱ９がオンし、０ＵＴｌ
がＶＳＳより電位が高くなることによりブートストラッ
プ用のキャノ４シタであるＣ１によυノードＮ２４の電
位がＶＣＣ以上になＪ ＯＵＴ ｌはＶＣＣのレベルま
で立ち上けられる。このように第１図の回路はリセット
信号ＲがＶＣＣ以上の電圧からＶＳＳに立ち下が９、入
力信号ＩＮのＶａＳからＶｃｃへの立ち上がシに応じた
出力信号０ＩＩＴ ｌを出力するダイナミックバッファ
回路として動作する。
第３図は、第１図のダイナミックバッファ回路１の出力
ＯＵＴ ｌとスタティック回路２の出力から新たなりロ
ック信号ＯＵＴを生成する回路を示す。
ＯＵＴ ｌとスタティック回路２の出力から新たなりロ
ック信号ＯＵＴを生成する回路を示す。
同図において、スタティック回路２はデゾレッショ／形
トランジスタＱｌｌおよびエンハンスメント形トランジ
スタＱ１２からなるインバータであシ、トランジスタＱ
１３を介してトランジスタＱ１４を制御するものである
。
トランジスタＱｌｌおよびエンハンスメント形トランジ
スタＱ１２からなるインバータであシ、トランジスタＱ
１３を介してトランジスタＱ１４を制御するものである
。
第３図の回路においでは、第４図に示すようにクロック
／母ルスφ□がＶＣＣからＶＳＳに立ち下がると７−ド
Ｎ ｔ ｏ電圧がＶａＳからＶＣＣに立ち上がる。
／母ルスφ□がＶＣＣからＶＳＳに立ち下がると７−ド
Ｎ ｔ ｏ電圧がＶａＳからＶＣＣに立ち上がる。
一方、ダイナミックバッファ回路ｌにおいてリセット信
号ＲがＶＣＣの電圧からＶｓｓＫ変化しかつ入力信号Ｉ
ＮがＶＳＳからＶＣＣに立ち上がる。この時、ノードＮ
２の電圧はトランジスタＱ１３を介してＶＳＩｉからト
ランジスタＱ１３のしきい値電圧だけＶｃｃ ｊ Ｄ低
い電圧まで上昇するとトランジスタＱ１３がカットオン
するからこの時点で上昇が停止する。その後、ダイナミ
ック回路ｌの出力ｏｊｒｒ １が立ち上がるとコンデン
サＣ２によりて該ノードＮ２の電圧がさらに高レベルに
引き上けられ、トランジスタＱ１４を通して出力電圧Ｏ
ＵＴが■Ｓ８から電源電圧ＶＣＣまで立ち上がる。
号ＲがＶＣＣの電圧からＶｓｓＫ変化しかつ入力信号Ｉ
ＮがＶＳＳからＶＣＣに立ち上がる。この時、ノードＮ
２の電圧はトランジスタＱ１３を介してＶＳＩｉからト
ランジスタＱ１３のしきい値電圧だけＶｃｃ ｊ Ｄ低
い電圧まで上昇するとトランジスタＱ１３がカットオン
するからこの時点で上昇が停止する。その後、ダイナミ
ック回路ｌの出力ｏｊｒｒ １が立ち上がるとコンデン
サＣ２によりて該ノードＮ２の電圧がさらに高レベルに
引き上けられ、トランジスタＱ１４を通して出力電圧Ｏ
ＵＴが■Ｓ８から電源電圧ＶＣＣまで立ち上がる。
ところが、電源電圧ＶＣＣが尚くなるとダイナミック回
路ｌの動作が早くなシ、第５図に示すようにノードＮ２
の電圧が充分に上昇してトランジスタＱ１３がカットオ
フする以前にダイナミック回路ｌの出力ＯＵＴ ｌが立
ち上がると、ノードＮ２の電荷がトランジスタＱ１３を
介してノードＮｌヘ一部放電され、ノードＮ２の′電圧
が充分に高い°電圧にまで上昇しなくなる。このため、
出力ＯＵＴがＶＣＣまで上昇しなくなる。
路ｌの動作が早くなシ、第５図に示すようにノードＮ２
の電圧が充分に上昇してトランジスタＱ１３がカットオ
フする以前にダイナミック回路ｌの出力ＯＵＴ ｌが立
ち上がると、ノードＮ２の電荷がトランジスタＱ１３を
介してノードＮｌヘ一部放電され、ノードＮ２の′電圧
が充分に高い°電圧にまで上昇しなくなる。このため、
出力ＯＵＴがＶＣＣまで上昇しなくなる。
すなわち、従来形のダイナミック回路とスタティック回
路とを混在使用した回路においては、電源電圧の変化に
よシ両者の回路の動作タイミングにずれが生じ、したが
って回路動作が正常に行なわれなくなるという不都合が
あった。
路とを混在使用した回路においては、電源電圧の変化に
よシ両者の回路の動作タイミングにずれが生じ、したが
って回路動作が正常に行なわれなくなるという不都合が
あった。
発明の目的
本発明の目的は前述の従来形における問題点に鑑み、ダ
イナミック回路とスタティック回路とを混在収容する半
導体集積回路装置において、ダイナミック回路のクロッ
ク信号を遅延させることによシダイナミック回路の動作
を遅らせるという構想に基づき、ダイナミック回路とス
タティック回路との動作タイミングの整合を図シもって
回路の正常動作が行なわれるようにすることである。
イナミック回路とスタティック回路とを混在収容する半
導体集積回路装置において、ダイナミック回路のクロッ
ク信号を遅延させることによシダイナミック回路の動作
を遅らせるという構想に基づき、ダイナミック回路とス
タティック回路との動作タイミングの整合を図シもって
回路の正常動作が行なわれるようにすることである。
発明の構成
そしてこの目的は、本発明によれはダイナミック動作の
回路とスタティック動作の回路とが混在収容され、クロ
ック信号を遅延させる遅延回路を備えるとともに、該ダ
イナミック回路が該遅延回路によシ遅延されたクロック
信号に応じて信号を通過させる回路部分を有し、それに
よシ該ダイナミック動作の回路と該スタティック動作の
回路との動作タイミングを整合させるようにした半導体
集積回路装置を提供することによって達成される。
回路とスタティック動作の回路とが混在収容され、クロ
ック信号を遅延させる遅延回路を備えるとともに、該ダ
イナミック回路が該遅延回路によシ遅延されたクロック
信号に応じて信号を通過させる回路部分を有し、それに
よシ該ダイナミック動作の回路と該スタティック動作の
回路との動作タイミングを整合させるようにした半導体
集積回路装置を提供することによって達成される。
発明の実施例
以下、図面によシ本発明の実施例を説明する。
第６図は、本発明の１実施例に係わる半導体集積回路装
置に用いられている遅延回路を示す。同図の回路は、エ
ンハンスメント形トランソスタ−Ｑ１５゜Ｑ１７および
デプレッション形トランジスタＱ１６からなるインバー
タ回路と、デプレッション形トランジスタＱ１８および
エンハンスメント形トランジスタＱ１９からなるインバ
ータ回路、そしてこれらのインバータ回路間を接続する
ノードＮ３と基準電圧ＶＳＳ間に挿入されたキャパシタ
Ｃ３とによって構成される。この回路は互いに逆相のク
ロック信号φｌおよびφ２から遅延したクロック信号φ
３を出力するものである。その遅延量は、デプレッショ
ン形トランジスタＱ１６で定まっており、これはスタテ
ィック回路の動作遅延時間を左右する負荷用デプレッシ
ョン形トランジスタＱｌｌと相似の特性を有し、製造プ
ロセス条件変動や電源変動に対する特性変動傾向は両者
でほぼ同一となる。
置に用いられている遅延回路を示す。同図の回路は、エ
ンハンスメント形トランソスタ−Ｑ１５゜Ｑ１７および
デプレッション形トランジスタＱ１６からなるインバー
タ回路と、デプレッション形トランジスタＱ１８および
エンハンスメント形トランジスタＱ１９からなるインバ
ータ回路、そしてこれらのインバータ回路間を接続する
ノードＮ３と基準電圧ＶＳＳ間に挿入されたキャパシタ
Ｃ３とによって構成される。この回路は互いに逆相のク
ロック信号φｌおよびφ２から遅延したクロック信号φ
３を出力するものである。その遅延量は、デプレッショ
ン形トランジスタＱ１６で定まっており、これはスタテ
ィック回路の動作遅延時間を左右する負荷用デプレッシ
ョン形トランジスタＱｌｌと相似の特性を有し、製造プ
ロセス条件変動や電源変動に対する特性変動傾向は両者
でほぼ同一となる。
第７図は、本発明の１実施例に係わる半導体集積回路装
置に用いられるダイナミック回路の１例としてのダイナ
ミックバッファ回路を示す。同図の回路はトランジスタ
Ｑ１のソースとトランジスタＱ２のドレインとの間にト
ランジスタＱ１５が接続されておシ、該トランジスタＱ
１５のダートに第６図の遅延回路で生成された遅延クロ
ック信号φ３が入力される。その他の部分は第１図のダ
イナミックバッファ回路と同じである。
置に用いられるダイナミック回路の１例としてのダイナ
ミックバッファ回路を示す。同図の回路はトランジスタ
Ｑ１のソースとトランジスタＱ２のドレインとの間にト
ランジスタＱ１５が接続されておシ、該トランジスタＱ
１５のダートに第６図の遅延回路で生成された遅延クロ
ック信号φ３が入力される。その他の部分は第１図のダ
イナミックバッファ回路と同じである。
次に、第８図、第９図を参照して、第６図および第７図
の回路を第３図のダイナミック回路１の代りに用いたダ
イナミック−スタティック混在回路の動作を説明する。
の回路を第３図のダイナミック回路１の代りに用いたダ
イナミック−スタティック混在回路の動作を説明する。
第８図は、第６図の遅延回路の各部の動作波形を示す。
第６図の遅延回路において、クロック・ぐルスφ１がＶ
ＣＣからＶＳＢに立ち下が９１かつクロック・ぐルスφ
２がＶＳＢからＶｃｃＫｉ化すると、トランジスタＱ１
５がカットオンしかつトランジスタＱ１７がオンとなる
。これにより、ノードＮ４の電圧は急速にＶＳＳに低下
するがノードＮ３の電圧はデプレッション形トランジス
タＱ１６の特性およびギヤ／４’シタＣ３によって定め
られる時定数に比、じてゆるやかに低下する。そして、
ノードＮ３の電圧がトランジスタＱ１９のしきい値電圧
以下に到達すると該トランジスタＱ１９がカットオフし
クロ、クイｈ号φ３がＶＳＢからＶＣＣに立ち上がる。
ＣＣからＶＳＢに立ち下が９１かつクロック・ぐルスφ
２がＶＳＢからＶｃｃＫｉ化すると、トランジスタＱ１
５がカットオンしかつトランジスタＱ１７がオンとなる
。これにより、ノードＮ４の電圧は急速にＶＳＳに低下
するがノードＮ３の電圧はデプレッション形トランジス
タＱ１６の特性およびギヤ／４’シタＣ３によって定め
られる時定数に比、じてゆるやかに低下する。そして、
ノードＮ３の電圧がトランジスタＱ１９のしきい値電圧
以下に到達すると該トランジスタＱ１９がカットオフし
クロ、クイｈ号φ３がＶＳＢからＶＣＣに立ち上がる。
これによシ、該クロックＡ’ルスφ３はクロック信号φ
ｌの立ち下が９時点から所定時間遅延して出力される。
ｌの立ち下が９時点から所定時間遅延して出力される。
このようにして遅延されたクロック信号φ３が第７図の
ダイナミック回路のトランジスタＱ１５に入力されるこ
とに↓り、第７図の回路においてはリセット信号Ｒが立
ち下が９かつ入力信号ＩＮが立ち上がった後所定時間遅
延して出力信号０ＵＴＩが出力される。したがって、第
３図の回路においてダイナミック回路ｌの動作が早過ぎ
ることがなくなシ、ノードＮ２の電圧が充分高レベルに
まで上昇することができるから出力信号ＯＵＴは完全に
電源電圧ＶＣＣに上昇する。
ダイナミック回路のトランジスタＱ１５に入力されるこ
とに↓り、第７図の回路においてはリセット信号Ｒが立
ち下が９かつ入力信号ＩＮが立ち上がった後所定時間遅
延して出力信号０ＵＴＩが出力される。したがって、第
３図の回路においてダイナミック回路ｌの動作が早過ぎ
ることがなくなシ、ノードＮ２の電圧が充分高レベルに
まで上昇することができるから出力信号ＯＵＴは完全に
電源電圧ＶＣＣに上昇する。
次に、第９図を参照して第７図の回路の動作を詳細に説
明する。リセット信号Ｒが所定のリセット期間の後Ｖｃ
ｃ以上の電圧からＶＳＳに立ち下がジ、かつ入力信号Ｉ
ＮがＶＳＢからＶｃｃに立ち上がったものとする。これ
によシ、トランジスタＱｌがオンとなりノードＮＩＯの
電圧がＶＳＢからトランジスタＱｌのしきい値電圧分だ
けＶＣＣより低い電圧に上昇する。この時、ノードＮ１
３の電圧はリセット期間中にトランジスタＱ５がオンと
なることによりて電源電圧ＶＣＣにプリチャージされて
いるが、入力信号ＩＮがＶＢＩＩからＶＣＣに立ち上が
ることによってトランジスタＱ７のゲート容量によシさ
らに高電圧に引き上けられる。また、ノード。
明する。リセット信号Ｒが所定のリセット期間の後Ｖｃ
ｃ以上の電圧からＶＳＳに立ち下がジ、かつ入力信号Ｉ
ＮがＶＳＢからＶｃｃに立ち上がったものとする。これ
によシ、トランジスタＱｌがオンとなりノードＮＩＯの
電圧がＶＳＢからトランジスタＱｌのしきい値電圧分だ
けＶＣＣより低い電圧に上昇する。この時、ノードＮ１
３の電圧はリセット期間中にトランジスタＱ５がオンと
なることによりて電源電圧ＶＣＣにプリチャージされて
いるが、入力信号ＩＮがＶＢＩＩからＶＣＣに立ち上が
ることによってトランジスタＱ７のゲート容量によシさ
らに高電圧に引き上けられる。また、ノード。
Ｎ１４の電圧も該トランジスタＱ７のダートナなわちノ
ードＮ１３の電圧が馬を圧に引き上げられるに応じてｖ
ｓｓからＶｃｃＫｉ化する。そして、遅延クロック信号
φ３がＶａＳからトランジスタＱ１５のしきい値電圧以
上に上昇すると、トランジスタＱ１５はオンとなりノー
ドＮｉｌの電圧はＶＢ２から高レベルに上昇する。した
がって、トランジスタＱ４がオンとなシノードＮ１２の
電圧がＶＣＣからＶＳＳに低下し、ノードＮ１３の電圧
はトランジスタＱ６がオンとなることによってＶＳＳに
立ち下がシトランジスタＱＩＯがカットオンし、出力Ｏ
ＵＴ ｌがｖｓｓからＶＣＣに上昇する。このように、
第７図の回路においては、遅延クロックパルスφ３の立
ち上がりに応じて遅延された出力信号ＯＵＴ １が出力
される。
ードＮ１３の電圧が馬を圧に引き上げられるに応じてｖ
ｓｓからＶｃｃＫｉ化する。そして、遅延クロック信号
φ３がＶａＳからトランジスタＱ１５のしきい値電圧以
上に上昇すると、トランジスタＱ１５はオンとなりノー
ドＮｉｌの電圧はＶＢ２から高レベルに上昇する。した
がって、トランジスタＱ４がオンとなシノードＮ１２の
電圧がＶＣＣからＶＳＳに低下し、ノードＮ１３の電圧
はトランジスタＱ６がオンとなることによってＶＳＳに
立ち下がシトランジスタＱＩＯがカットオンし、出力Ｏ
ＵＴ ｌがｖｓｓからＶＣＣに上昇する。このように、
第７図の回路においては、遅延クロックパルスφ３の立
ち上がりに応じて遅延された出力信号ＯＵＴ １が出力
される。
発明の効果
このように、本発明によれは、ダイナミック回路の動作
タイミングを遅延クロックにょ多制御するようにしたか
ら電源電圧の上昇等にょシダイナミック回路の動作速度
が早くなった場合にも該遅延クロック信号の遅延量を調
節することによりダイナミック回路とスタティック回路
等との動作タイミングの整合を図ることが可能になシ、
ダイナミック回路とスタティック回路を混在収容する集
積回路の誤動作を防止することが可能になる。
タイミングを遅延クロックにょ多制御するようにしたか
ら電源電圧の上昇等にょシダイナミック回路の動作速度
が早くなった場合にも該遅延クロック信号の遅延量を調
節することによりダイナミック回路とスタティック回路
等との動作タイミングの整合を図ることが可能になシ、
ダイナミック回路とスタティック回路を混在収容する集
積回路の誤動作を防止することが可能になる。
第１図は従来形のダイナミック回路の１例を示す電気回
路図、第２図は従来形のダイナミック回路の動作を示す
波形図、第３図は従来形のダイナミック回路とスタティ
ック回路とを混在使用する回路の１例を示すブロック回
路図、第４図および第５図は第３図の回路の動作を示す
波形図、第６図は本発明の１実施例に係わる半導体集積
回路装置に用いられる遅延回路を示す電気回路図、第７
図は本発明の１実施例に係わる半導体集積回路装置に用
いられるダイナミック回路の１例を示す電気回路図、そ
して第８図および第９図はそれぞれ第６図および第７図
の回路の動作を説明するだめの波形図である。 Ｑｌ、Ｑ２．・・・、Ｑ１０．、Ｑｌ２．Ｑｌ３；Ｑｌ
４゜Ｑｌ５．Ｑｌ７．Ｑｌ９・・・エンハンスメント形
トランジスタ、Ｑｌｌ、Ｑｌ６．Ｑｌ８・・・デプレッ
ション形トランジスタ、Ｃｔ 、Ｃ２，Ｃ３・・・千ヤ
・ぞシタ、ｌ・・・ダイナミック回路、２・・・スタテ
ィック回路。 特許出願人 富士通株式会社 物許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第３図 第２図 第８図 第９図
路図、第２図は従来形のダイナミック回路の動作を示す
波形図、第３図は従来形のダイナミック回路とスタティ
ック回路とを混在使用する回路の１例を示すブロック回
路図、第４図および第５図は第３図の回路の動作を示す
波形図、第６図は本発明の１実施例に係わる半導体集積
回路装置に用いられる遅延回路を示す電気回路図、第７
図は本発明の１実施例に係わる半導体集積回路装置に用
いられるダイナミック回路の１例を示す電気回路図、そ
して第８図および第９図はそれぞれ第６図および第７図
の回路の動作を説明するだめの波形図である。 Ｑｌ、Ｑ２．・・・、Ｑ１０．、Ｑｌ２．Ｑｌ３；Ｑｌ
４゜Ｑｌ５．Ｑｌ７．Ｑｌ９・・・エンハンスメント形
トランジスタ、Ｑｌｌ、Ｑｌ６．Ｑｌ８・・・デプレッ
ション形トランジスタ、Ｃｔ 、Ｃ２，Ｃ３・・・千ヤ
・ぞシタ、ｌ・・・ダイナミック回路、２・・・スタテ
ィック回路。 特許出願人 富士通株式会社 物許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第３図 第２図 第８図 第９図
Claims (1)
- ダイナミック動作の回路とスタティック動作の回路とが
混在収容され、クロック信号を遅延させる遅延回路を備
えるとともに、該ダイナミック動作の回路が該遅延回路
によシ遅延されたクロック信号に応じて信号を通過させ
る回路部分を有し、それによシ該ダイナミック動作の回
路と該スタティック動作の回路との動作タイミングを整
合させるようにした半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223105A JP2518810B2 (ja) | 1983-11-29 | 1983-11-29 | 半導体集積回路装置 |
| KR1019840002421A KR850004882A (ko) | 1983-11-29 | 1984-11-27 | 정합된 타이밍의 다이나믹 회로와 스태틱회로를 갖는 반도체장치 |
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