JPH05110441A - 予測出力型ｄ／ａ変換器 - Google Patents
予測出力型ｄ／ａ変換器Info
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- JPH05110441A JPH05110441A JP3267385A JP26738591A JPH05110441A JP H05110441 A JPH05110441 A JP H05110441A JP 3267385 A JP3267385 A JP 3267385A JP 26738591 A JP26738591 A JP 26738591A JP H05110441 A JPH05110441 A JP H05110441A
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Abstract
(57)【要約】
【目的】 演算回路とＰＷＭ変換器とを組み合わせた信
号処理Ｄ／Ａ変換回路において、１サンプル以上前のデ
ータをもとに予測ＰＷＭ変換を行う事によって、演算回
路の入力信号からＰＷＭ出力までの遅延時間を短縮す
る。 【構成】 １サンプル前のデータをＰＷＭ変換したパル
スを予測ＰＷＭ変換パルスとして、演算回路での演算処
理が終了する前に出力し、演算処理が終了した後で本来
ＰＷＭ変換すべき値と、既に出力した補正パルスとの誤
差分を補正パルスとして再度出力する。
号処理Ｄ／Ａ変換回路において、１サンプル以上前のデ
ータをもとに予測ＰＷＭ変換を行う事によって、演算回
路の入力信号からＰＷＭ出力までの遅延時間を短縮す
る。 【構成】 １サンプル前のデータをＰＷＭ変換したパル
スを予測ＰＷＭ変換パルスとして、演算回路での演算処
理が終了する前に出力し、演算処理が終了した後で本来
ＰＷＭ変換すべき値と、既に出力した補正パルスとの誤
差分を補正パルスとして再度出力する。
Description
【０００１】
【産業上の利用分野】本発明はディジタルサーボ回路等
の入力信号に対する演算処理とその演算処理結果のＤ／
Ａ変換とを極力高速で処理する事が必要なシステムに関
する。
の入力信号に対する演算処理とその演算処理結果のＤ／
Ａ変換とを極力高速で処理する事が必要なシステムに関
する。
【０００２】
【従来の技術】近年、デジタル信号処理技術の向上によ
り従来アナログ処理されていた信号がデジタル処理化さ
れてきている。これに伴い、サーボ回路等も従来のアナ
ログ回路からディジタル回路へと移行しつつある。
り従来アナログ処理されていた信号がデジタル処理化さ
れてきている。これに伴い、サーボ回路等も従来のアナ
ログ回路からディジタル回路へと移行しつつある。
【０００３】以下にディジタルサーボ回路の一部である
Ａ／Ｄ変換からＤ／Ａ変換までの信号処理部の従来例に
ついて説明する。図６は従来のＡ／Ｄ変換からＤ／Ａ変
換までの信号処理部の一例を示すものである。図６にお
いて２はＡ／Ｄ変換器であり、Ａ／Ｄ変換同期信号６に
同期して入力アナログ信号１をディジタル信号に変換す
る。そして、３は前記Ａ／Ｄ変換器２の出力ディジタル
信号に対して、所定のフィルタリング演算を施すための
演算回路、４は前記演算回路３の出力信号をＰＷＭ変換
同期信号７に同期してＰＷＭ変換し、出力するためのＰ
ＷＭ変換器である。
Ａ／Ｄ変換からＤ／Ａ変換までの信号処理部の従来例に
ついて説明する。図６は従来のＡ／Ｄ変換からＤ／Ａ変
換までの信号処理部の一例を示すものである。図６にお
いて２はＡ／Ｄ変換器であり、Ａ／Ｄ変換同期信号６に
同期して入力アナログ信号１をディジタル信号に変換す
る。そして、３は前記Ａ／Ｄ変換器２の出力ディジタル
信号に対して、所定のフィルタリング演算を施すための
演算回路、４は前記演算回路３の出力信号をＰＷＭ変換
同期信号７に同期してＰＷＭ変換し、出力するためのＰ
ＷＭ変換器である。
【０００４】以上のように構成された従来のディジタル
サーボ回路に対して、以下にその動作を説明する。ま
ず、図６に示した個々の信号のタイミングを図７に示
す。入力アナログ信号１は図７の（ａ）、（ｂ）に示し
たようにＡ／Ｄ変換同期信号６により一定の周期でサン
プリングされる。そして、Ａ／Ｄ変換器２によりアナロ
グ信号からディジタル信号に変換され、図７（ｃ）に示
したように一定の周期で出力される。次に演算回路３は
Ａ／Ｄ変換器２の出力信号を受け取り、個々の信号に対
してフィルタリング演算を行う。演算回路３における演
算時間は、その処理経路によって異なるため図７（ｄ）
に示したように個々のサンプルデータに対する演算時間
は一定とはならない。従って、演算回路３の出力信号も
一定の周期で出力されない。そして、ＰＷＭ変換器４は
必ず演算回路３での演算処理が終了した後でＰＷＭ変換
を開始する必要がある。そのため図７（ｆ）に示したよ
うにＰＷＭ変換同期信号７は一定周期で、かつ演算回路
３での演算時間が最長となった場合でも演算が終了した
後でＰＷＭ変換を開始するようなタイミングで立ち上が
る。そして、ＰＷＭ変換器４はＰＷＭ変換同期信号７の
立ち上がりに同期してＰＷＭ変換を開始し、その入力信
号の極性が正の時は正のパルス、入力信号の極性が負の
時は負のパルスを出力する。この様な動作により入力ア
ナログ信号１に対してＡ／Ｄ変換を行った後、演算回路
３において所定のフィルタリング演算を行い、前記演算
回路３の出力をＰＷＭ変換器４により正なたは負のパル
スに変換して出力する。
サーボ回路に対して、以下にその動作を説明する。ま
ず、図６に示した個々の信号のタイミングを図７に示
す。入力アナログ信号１は図７の（ａ）、（ｂ）に示し
たようにＡ／Ｄ変換同期信号６により一定の周期でサン
プリングされる。そして、Ａ／Ｄ変換器２によりアナロ
グ信号からディジタル信号に変換され、図７（ｃ）に示
したように一定の周期で出力される。次に演算回路３は
Ａ／Ｄ変換器２の出力信号を受け取り、個々の信号に対
してフィルタリング演算を行う。演算回路３における演
算時間は、その処理経路によって異なるため図７（ｄ）
に示したように個々のサンプルデータに対する演算時間
は一定とはならない。従って、演算回路３の出力信号も
一定の周期で出力されない。そして、ＰＷＭ変換器４は
必ず演算回路３での演算処理が終了した後でＰＷＭ変換
を開始する必要がある。そのため図７（ｆ）に示したよ
うにＰＷＭ変換同期信号７は一定周期で、かつ演算回路
３での演算時間が最長となった場合でも演算が終了した
後でＰＷＭ変換を開始するようなタイミングで立ち上が
る。そして、ＰＷＭ変換器４はＰＷＭ変換同期信号７の
立ち上がりに同期してＰＷＭ変換を開始し、その入力信
号の極性が正の時は正のパルス、入力信号の極性が負の
時は負のパルスを出力する。この様な動作により入力ア
ナログ信号１に対してＡ／Ｄ変換を行った後、演算回路
３において所定のフィルタリング演算を行い、前記演算
回路３の出力をＰＷＭ変換器４により正なたは負のパル
スに変換して出力する。
【０００５】この結果、入力アナログ信号１からＰＷＭ
出力信号５までの遅延時間は、下式のようになる。ただ
し下式におけるｄADとはＡ／Ｄ変換器２での遅延時間、
ｄPR(MAX)とは演算回路３での最長演算時間、ＴPWMとは
ＰＷＭ出力信号５のパルス幅である。この様に従来の方
式では、いかなる場合でも全体の遅延時間が演算回路３
の最長演算時間に左右されてしまう。
出力信号５までの遅延時間は、下式のようになる。ただ
し下式におけるｄADとはＡ／Ｄ変換器２での遅延時間、
ｄPR(MAX)とは演算回路３での最長演算時間、ＴPWMとは
ＰＷＭ出力信号５のパルス幅である。この様に従来の方
式では、いかなる場合でも全体の遅延時間が演算回路３
の最長演算時間に左右されてしまう。
【０００６】
【数１】
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、入力アナログ信号からＰＷＭ出力信号ま
での遅延時間が演算回路における最大演算時間により決
定され、演算時間が長くかかる場合は遅延時間が大きく
なり、それがサーボループ全体の位相回りを大きくして
位相余裕を減少させるといった問題点を有していた。
うな構成では、入力アナログ信号からＰＷＭ出力信号ま
での遅延時間が演算回路における最大演算時間により決
定され、演算時間が長くかかる場合は遅延時間が大きく
なり、それがサーボループ全体の位相回りを大きくして
位相余裕を減少させるといった問題点を有していた。
【０００８】本発明は上記従来の問題点を解決するもの
で、演算回路での演算が終了する前にＰＷＭ変換を開始
する事によって、入力アナログ信号からＰＷＭ出力信号
までの遅延時間を非常に短くする事を目的としてなされ
たものである。
で、演算回路での演算が終了する前にＰＷＭ変換を開始
する事によって、入力アナログ信号からＰＷＭ出力信号
までの遅延時間を非常に短くする事を目的としてなされ
たものである。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明による予測出力型Ｄ／Ａ変換器は、入力信号に
対して一定の演算処理を施す演算回路と、前記演算回路
の出力信号を３値のＰＷＭ信号に変換するＰＷＭ変換器
とを有し、１サンプル以上前の演算回路の出力値をもと
にしてあらかじめ予測した値により、演算回路の演算が
終了する前にＰＷＭ変換を開始し、演算回路の演算が終
了した後に前記予測値と本来ＰＷＭ変換すべき値との誤
差分を計算し、補正パルスを出力するように構成したも
のである。
に本発明による予測出力型Ｄ／Ａ変換器は、入力信号に
対して一定の演算処理を施す演算回路と、前記演算回路
の出力信号を３値のＰＷＭ信号に変換するＰＷＭ変換器
とを有し、１サンプル以上前の演算回路の出力値をもと
にしてあらかじめ予測した値により、演算回路の演算が
終了する前にＰＷＭ変換を開始し、演算回路の演算が終
了した後に前記予測値と本来ＰＷＭ変換すべき値との誤
差分を計算し、補正パルスを出力するように構成したも
のである。
【００１０】
【作用】本発明は上記した構成によって、全体の遅延時
間を演算回路での演算時間に関わらず大幅に短縮する事
が出来、かつ予測ＰＷＭ変換が終了する前に補正パルス
を出力したり、演算回路での演算が終了するのと同時に
補正パルスを出力したりする事によって、さらに遅延時
間の平均値を短縮する事が出来る。
間を演算回路での演算時間に関わらず大幅に短縮する事
が出来、かつ予測ＰＷＭ変換が終了する前に補正パルス
を出力したり、演算回路での演算が終了するのと同時に
補正パルスを出力したりする事によって、さらに遅延時
間の平均値を短縮する事が出来る。
【００１１】
【実施例】（実施例１）以下図１に示した本発明による
予測出力型Ｄ／Ａ変換器の一実施例について、図面を参
照しながら説明する。図１において、Ａ／Ｄ変換器２、
演算回路３は図６に示したものと同一のものであり同じ
番号を付けている。そして、８は演算回路３の出力信号
を１サンプル分だけ遅延させる遅延素子、９は演算回路
３の出力と遅延素子８の出力とを用いて予測出力型ＰＷ
Ｍ信号１０を出力する予測出力型ＰＷＭ変換器９であ
る。
予測出力型Ｄ／Ａ変換器の一実施例について、図面を参
照しながら説明する。図１において、Ａ／Ｄ変換器２、
演算回路３は図６に示したものと同一のものであり同じ
番号を付けている。そして、８は演算回路３の出力信号
を１サンプル分だけ遅延させる遅延素子、９は演算回路
３の出力と遅延素子８の出力とを用いて予測出力型ＰＷ
Ｍ信号１０を出力する予測出力型ＰＷＭ変換器９であ
る。
【００１２】以上のように構成された本発明による予測
出力型Ｄ／Ａ変換器について、以下その動作を説明す
る。まず、図２は図１に示した各信号のタイミングを示
す図である。図２において入力アナログ信号１をＡ／Ｄ
変換同期信号６に同期してサンプリングし、Ａ／Ｄ変換
器２においてＡ／Ｄ変換した信号を演算回路３に取り込
み、フィルタリング演算を行うまでの過程は図６および
図７において説明した従来例と同じである。本発明によ
る予測出力型Ｄ／Ａ変換器が従来と異なる点は図２にお
いて（ｆ）に示したＰＷＭ変換同期信号７以降のタイミ
ングである。まずＰＷＭ変換同期信号７は従来と異な
り、Ａ／Ｄ変換器２のサンプリングと同時に遅延素子８
に蓄えられた１サンプル前の演算回路３の出力を取り込
み正または負のパルスにＰＷＭ変換する。これが予測Ｐ
ＷＭ変換となる。そしてその後演算回路３での演算が終
了した後、遅延素子８に蓄えられた１サンプル前の演算
回路３の出力と、本来ＰＷＭ変換すべき演算回路３の出
力との誤差を計算し、予測ＰＷＭ変換を開始した時点か
ら一定時間Ｔだけ経過したタイミングで、正または負の
補正パルスを出力する。この時の遅延時間Ｔの値は演算
回路３における最長演算時間よりも長く、かつ予測ＰＷ
Ｍ変換の最長期間よりも長くなるように設定されてい
る。従って補正パルスを出力する時点では必ず演算回路
３での演算処理は終了しており、かつ予測ＰＷＭ変換も
終了している。この様な動作により、入力アナログ信号
１に対してＡ／Ｄ変換を行った後、演算回路３において
所定のフィルタリング演算を行い、前記演算回路３の出
力をＰＷＭ変換器９により正なたは負のパルスに変換し
て出力する。
出力型Ｄ／Ａ変換器について、以下その動作を説明す
る。まず、図２は図１に示した各信号のタイミングを示
す図である。図２において入力アナログ信号１をＡ／Ｄ
変換同期信号６に同期してサンプリングし、Ａ／Ｄ変換
器２においてＡ／Ｄ変換した信号を演算回路３に取り込
み、フィルタリング演算を行うまでの過程は図６および
図７において説明した従来例と同じである。本発明によ
る予測出力型Ｄ／Ａ変換器が従来と異なる点は図２にお
いて（ｆ）に示したＰＷＭ変換同期信号７以降のタイミ
ングである。まずＰＷＭ変換同期信号７は従来と異な
り、Ａ／Ｄ変換器２のサンプリングと同時に遅延素子８
に蓄えられた１サンプル前の演算回路３の出力を取り込
み正または負のパルスにＰＷＭ変換する。これが予測Ｐ
ＷＭ変換となる。そしてその後演算回路３での演算が終
了した後、遅延素子８に蓄えられた１サンプル前の演算
回路３の出力と、本来ＰＷＭ変換すべき演算回路３の出
力との誤差を計算し、予測ＰＷＭ変換を開始した時点か
ら一定時間Ｔだけ経過したタイミングで、正または負の
補正パルスを出力する。この時の遅延時間Ｔの値は演算
回路３における最長演算時間よりも長く、かつ予測ＰＷ
Ｍ変換の最長期間よりも長くなるように設定されてい
る。従って補正パルスを出力する時点では必ず演算回路
３での演算処理は終了しており、かつ予測ＰＷＭ変換も
終了している。この様な動作により、入力アナログ信号
１に対してＡ／Ｄ変換を行った後、演算回路３において
所定のフィルタリング演算を行い、前記演算回路３の出
力をＰＷＭ変換器９により正なたは負のパルスに変換し
て出力する。
【００１３】この結果、入力アナログ信号１からＰＷＭ
出力信号５までの遅延時間は、数式２のようになる。下
式においてＴＹPWM,ＴＨPWMとはそれぞれ予測ＰＷＭ変
換パルスと補正パルスのパルス幅であり、ＤY,ＤHとは
１サンプル前の演算回路３の出力と、本来ＰＷＭ変換す
べき演算回路３の出力を示す。またＴとは予測ＰＷＭ変
換を開始してから補正パルスを出力するまでの時間であ
る。また一般にディジタルサーボ等の場合、サーボ帯域
に比べてサンプリング周波数が十分に高い場合は、１サ
ンプル前のデータとの誤差が非常に小さくなる。従って
ＤY》ＤHとなる。この場合、近似的にＤH≒０と考える
事が出来、遅延時間も数式３に示したように近似され
る。
出力信号５までの遅延時間は、数式２のようになる。下
式においてＴＹPWM,ＴＨPWMとはそれぞれ予測ＰＷＭ変
換パルスと補正パルスのパルス幅であり、ＤY,ＤHとは
１サンプル前の演算回路３の出力と、本来ＰＷＭ変換す
べき演算回路３の出力を示す。またＴとは予測ＰＷＭ変
換を開始してから補正パルスを出力するまでの時間であ
る。また一般にディジタルサーボ等の場合、サーボ帯域
に比べてサンプリング周波数が十分に高い場合は、１サ
ンプル前のデータとの誤差が非常に小さくなる。従って
ＤY》ＤHとなる。この場合、近似的にＤH≒０と考える
事が出来、遅延時間も数式３に示したように近似され
る。
【００１４】
【数２】
【００１５】
【数３】
【００１６】数式１と数式３とを比較すると、本発明に
よる予測出力型Ｄ／Ａ変換器における遅延時間がＡ／Ｄ
変換器２での変換時間や演算回路３での演算時間に左右
されず、従来の方式に比べて遅延時間が非常に短くなっ
ていると言える。
よる予測出力型Ｄ／Ａ変換器における遅延時間がＡ／Ｄ
変換器２での変換時間や演算回路３での演算時間に左右
されず、従来の方式に比べて遅延時間が非常に短くなっ
ていると言える。
【００１７】（実施例２）以上に説明した実施例は前記
特許請求の範囲第３項による場合である。本発明による
予測出力型Ｄ／Ａ変換器は上記実施例の他にも、前記特
許請求の範囲第４項による方式も可能である。以下にこ
の場合の実施例を示す。
特許請求の範囲第３項による場合である。本発明による
予測出力型Ｄ／Ａ変換器は上記実施例の他にも、前記特
許請求の範囲第４項による方式も可能である。以下にこ
の場合の実施例を示す。
【００１８】第２の実施例における回路構成も図１に示
した構成と同じである。そして各信号のタイミングは図
３の様になる。図３においてまずＰＷＭ期間(1)の時の
ＰＷＭ変換は、１サンプル前の演算回路３の出力が「＋
３」であるので予測ＰＷＭ変換パルスのパルス幅は「＋
３」となる。そしてその後演算回路３での演算が終了
し、本来出力すべき値が「＋４」である事が分かった時
点で補正パルスとして「＋１」のパルスを追加する。こ
の動作は既に第１の実施例で説明した動作と同じであ
る。次にＰＷＭ期間(2)の時のＰＷＭ変換は、１サンプ
ル前の演算回路３の出力が「＋４」であるので、図３の
（ｄ）に点線で示したように予測ＰＷＭ変換パルスのパ
ルス幅を「＋４」としようとする。しかし予測ＰＷＭ変
換が終了する前に演算回路３での演算が終了し、本来出
力すべき値が「＋２」である事が分かる。この場合は予
測ＰＷＭ変換をこの時点で終了し、（この時のパルス幅
は「＋３」）補正パルスとして「−１」のパルスを追加
する。そして結果的に全体としては「＋２」に相当する
パルスを出力する。
した構成と同じである。そして各信号のタイミングは図
３の様になる。図３においてまずＰＷＭ期間(1)の時の
ＰＷＭ変換は、１サンプル前の演算回路３の出力が「＋
３」であるので予測ＰＷＭ変換パルスのパルス幅は「＋
３」となる。そしてその後演算回路３での演算が終了
し、本来出力すべき値が「＋４」である事が分かった時
点で補正パルスとして「＋１」のパルスを追加する。こ
の動作は既に第１の実施例で説明した動作と同じであ
る。次にＰＷＭ期間(2)の時のＰＷＭ変換は、１サンプ
ル前の演算回路３の出力が「＋４」であるので、図３の
（ｄ）に点線で示したように予測ＰＷＭ変換パルスのパ
ルス幅を「＋４」としようとする。しかし予測ＰＷＭ変
換が終了する前に演算回路３での演算が終了し、本来出
力すべき値が「＋２」である事が分かる。この場合は予
測ＰＷＭ変換をこの時点で終了し、（この時のパルス幅
は「＋３」）補正パルスとして「−１」のパルスを追加
する。そして結果的に全体としては「＋２」に相当する
パルスを出力する。
【００１９】上記のように第２の実施例による予測出力
型Ｄ／Ａ変換器は、予測ＰＷＭ変換が完全に終了する前
に補正パルスを出力するため、上記第１の実施例に比べ
て予測ＰＷＭ変換を開始してから補正パルスを出力する
までの一定時間Ｔを短縮する事が出来る。この様にする
事により上記第１の実施例よりも、数式３に示した遅延
時間をさらに短縮する事が出来る。
型Ｄ／Ａ変換器は、予測ＰＷＭ変換が完全に終了する前
に補正パルスを出力するため、上記第１の実施例に比べ
て予測ＰＷＭ変換を開始してから補正パルスを出力する
までの一定時間Ｔを短縮する事が出来る。この様にする
事により上記第１の実施例よりも、数式３に示した遅延
時間をさらに短縮する事が出来る。
【００２０】（実施例３）以上に説明した第１及び第２
の実施例は、前記特許請求の範囲第２項に基づき、予測
ＰＷＭ変換を開始した後一定時間後に補正パルスを出力
するといった方式である。本発明による予測出力型Ｄ／
Ａ変換器は、上記実施例の他にも前記特許請求の範囲第
５項に基づく方式も可能である。以下にこの様な場合の
実施例を示す。まず前記特許請求の範囲第５項に基づく
方式の中で、さらに前記特許請求の範囲第６項に基づく
方式について第３の実施例として説明する。
の実施例は、前記特許請求の範囲第２項に基づき、予測
ＰＷＭ変換を開始した後一定時間後に補正パルスを出力
するといった方式である。本発明による予測出力型Ｄ／
Ａ変換器は、上記実施例の他にも前記特許請求の範囲第
５項に基づく方式も可能である。以下にこの様な場合の
実施例を示す。まず前記特許請求の範囲第５項に基づく
方式の中で、さらに前記特許請求の範囲第６項に基づく
方式について第３の実施例として説明する。
【００２１】第３の実施例における回路構成も図１に示
した構成と同じである。そして各信号のタイミングは図
４の様になる。図４より明かな様に第３の実施例におい
ては、補正パルスを出力するタイミングが常に演算回路
３での演算が終了したのと同時である。従って上記実施
例と違い、予測ＰＷＭ変換を開始した後、補正パルスを
出力するまでの遅延時間Ｔ(1)、Ｔ(2)、Ｔ(3)はそれぞ
れ演算回路３での演算処理時間ｄPR(1)、ｄPR(2)、ｄPR
(3)により決まるため、必ずしも一致しない。
した構成と同じである。そして各信号のタイミングは図
４の様になる。図４より明かな様に第３の実施例におい
ては、補正パルスを出力するタイミングが常に演算回路
３での演算が終了したのと同時である。従って上記実施
例と違い、予測ＰＷＭ変換を開始した後、補正パルスを
出力するまでの遅延時間Ｔ(1)、Ｔ(2)、Ｔ(3)はそれぞ
れ演算回路３での演算処理時間ｄPR(1)、ｄPR(2)、ｄPR
(3)により決まるため、必ずしも一致しない。
【００２２】上記第１の実施例では、補正パルスを出力
するタイミングが演算回路３における最長演算時間によ
り決定されてしまい、演算回路３での演算が終了してか
ら補正パルスを出力するまで不要な待ち時間があった。
しかし上記第３の実施例においては、演算回路３での演
算が終了してから補正パルスを出力するまでの待ち時間
が常にゼロとなるため、個々のＰＷＭ期間において予測
ＰＷＭ変換を開始した後補正パルスを出力するまでの遅
延時間を常に最短とする事が出来る。この様な方式によ
り上記第３の実施例は、上記第１の実施例よりも数式３
に示した遅延時間をさらに短縮する事が出来る。
するタイミングが演算回路３における最長演算時間によ
り決定されてしまい、演算回路３での演算が終了してか
ら補正パルスを出力するまで不要な待ち時間があった。
しかし上記第３の実施例においては、演算回路３での演
算が終了してから補正パルスを出力するまでの待ち時間
が常にゼロとなるため、個々のＰＷＭ期間において予測
ＰＷＭ変換を開始した後補正パルスを出力するまでの遅
延時間を常に最短とする事が出来る。この様な方式によ
り上記第３の実施例は、上記第１の実施例よりも数式３
に示した遅延時間をさらに短縮する事が出来る。
【００２３】（実施例４）以上に説明した第３の実施例
は、前記特許請求の範囲第６項に基づいた方式である。
本発明による予測出力型Ｄ／Ａ変換器は、上記実施例の
他にも前記特許請求の範囲第７項に基づく方式も可能で
ある。以下にこの場合の実施例を本発明による第４の実
施例として示す。
は、前記特許請求の範囲第６項に基づいた方式である。
本発明による予測出力型Ｄ／Ａ変換器は、上記実施例の
他にも前記特許請求の範囲第７項に基づく方式も可能で
ある。以下にこの場合の実施例を本発明による第４の実
施例として示す。
【００２４】第４の実施例における回路構成も図１に示
した構成と同じである。そして各信号のタイミングは図
５の様になる。図５より明かな様に、第４の実施例にお
いても第３の実施例と同様に、演算回路３での演算が終
了した後すぐに補正パルスを出力する。そして図５に示
したＰＷＭ期間(2)の様に予測ＰＷＭ変換が終了する前
に演算回路３での演算が終了した場合は、第２の実施例
と同様にその時点で予測ＰＷＭ変換を終了し、結果的に
全体でのパルスの値が本来ＰＷＭ変換すべき値に等しく
なるように補正パルスを出力する。即ち上記第４の実施
例は上記第２の実施例と上記第３の実施例とを複合させ
た方式となっている。
した構成と同じである。そして各信号のタイミングは図
５の様になる。図５より明かな様に、第４の実施例にお
いても第３の実施例と同様に、演算回路３での演算が終
了した後すぐに補正パルスを出力する。そして図５に示
したＰＷＭ期間(2)の様に予測ＰＷＭ変換が終了する前
に演算回路３での演算が終了した場合は、第２の実施例
と同様にその時点で予測ＰＷＭ変換を終了し、結果的に
全体でのパルスの値が本来ＰＷＭ変換すべき値に等しく
なるように補正パルスを出力する。即ち上記第４の実施
例は上記第２の実施例と上記第３の実施例とを複合させ
た方式となっている。
【００２５】上記のように第４の実施例は、個々のＰＷ
Ｍ期間において予測ＰＷＭ変換を開始した後補正パルス
を出力するまでの遅延時間を常に最短とする事が出来る
上、予測ＰＷＭ変換パルスの幅を演算回路３で演算が終
了するタイミングよりも長くする事が可能となる。この
様な方式により上記第３の実施例は、上記第１の実施例
よりも数式３に示した遅延時間をさらに短縮する事が出
来、演算回路３での演算時間が短くかつ予測ＰＷＭ変換
期間が長い場合でも、対応する事が可能となる。
Ｍ期間において予測ＰＷＭ変換を開始した後補正パルス
を出力するまでの遅延時間を常に最短とする事が出来る
上、予測ＰＷＭ変換パルスの幅を演算回路３で演算が終
了するタイミングよりも長くする事が可能となる。この
様な方式により上記第３の実施例は、上記第１の実施例
よりも数式３に示した遅延時間をさらに短縮する事が出
来、演算回路３での演算時間が短くかつ予測ＰＷＭ変換
期間が長い場合でも、対応する事が可能となる。
【００２６】また、上記実施例ではいずれも前記特許請
求の範囲第８項に基づき、予測ＰＷＭ変換すべき値を１
サンプル前のデータの前値ホールドによって求めたが、
前記特許請求の範囲第９項に示したように２サンプル前
のデータと１サンプル前のデータによる１次ホールドに
より求める事も可能である。
求の範囲第８項に基づき、予測ＰＷＭ変換すべき値を１
サンプル前のデータの前値ホールドによって求めたが、
前記特許請求の範囲第９項に示したように２サンプル前
のデータと１サンプル前のデータによる１次ホールドに
より求める事も可能である。
【００２７】
【発明の効果】以上述べたように本発明による予測出力
型Ｄ／Ａ変換器は、入力信号に対して一定の演算処理を
施す演算回路と、前記演算回路の出力信号を３値のＰＷ
Ｍ信号に変換するＰＷＭ変換器とを有し、１サンプル以
上前の演算回路の出力値をもとにあらかじめ予測した値
により、演算回路の演算が終了する前にＰＷＭ変換を開
始し、演算回路の演算が終了した後で前記予測値と本来
ＰＷＭ変換すべき値との誤差分を計算し、補正パルスを
出力するように構成する事により、全体の遅延時間を演
算回路での演算時間に関わらず大幅に短縮する事が出
来、かつ予測ＰＷＭ変換が終了する前に補正パルスを出
力したり、演算回路での演算が終了するのと同時に補正
パルスを出力したりする事によって、さらに遅延時間の
平均値を短縮するといった効果がある。
型Ｄ／Ａ変換器は、入力信号に対して一定の演算処理を
施す演算回路と、前記演算回路の出力信号を３値のＰＷ
Ｍ信号に変換するＰＷＭ変換器とを有し、１サンプル以
上前の演算回路の出力値をもとにあらかじめ予測した値
により、演算回路の演算が終了する前にＰＷＭ変換を開
始し、演算回路の演算が終了した後で前記予測値と本来
ＰＷＭ変換すべき値との誤差分を計算し、補正パルスを
出力するように構成する事により、全体の遅延時間を演
算回路での演算時間に関わらず大幅に短縮する事が出
来、かつ予測ＰＷＭ変換が終了する前に補正パルスを出
力したり、演算回路での演算が終了するのと同時に補正
パルスを出力したりする事によって、さらに遅延時間の
平均値を短縮するといった効果がある。
【図面の簡単な説明】
【図１】本発明によるディジタルサーボの予測出力型Ｄ
／Ａ変換器の構成図
／Ａ変換器の構成図
【図２】第１の実施例における各信号のタイミングを示
す図
す図
【図３】第２の実施例における各信号のタイミングを示
す図
す図
【図４】第３の実施例における各信号のタイミングを示
す図
す図
【図５】第４の実施例における各信号のタイミングを示
す図
す図
【図６】従来のディジタルサーボの信号処理部の構成例
【図７】従来例における各部信号のタイミングを示す図
２ Ａ／Ｄ変換器 ３ 演算回路 ４ ＰＷＭ変換器 ８ 遅延素子 ９ 予測出力型ＰＷＭ変換器
Claims (9)
- 【請求項１】 入力信号に対して一定の演算処理を施す
演算回路と、前記演算回路の出力信号を３値のＰＷＭ信
号に変換するＰＷＭ変換器とを有し、１サンプル以上前
の演算回路の出力値をもとにあらかじめ予測した値によ
り、演算回路の演算が終了する前にＰＷＭ変換を開始
し、演算回路の演算が終了した後で前記予測値と本来Ｐ
ＷＭ変換すべき値との誤差分を計算し、補正パルスを出
力する事を特徴とした予測出力型Ｄ／Ａ変換器。 - 【請求項２】 上記補正パルスを出力するタイミング
を、予測ＰＷＭ変換を開始した後一定時間後とする事を
特徴とする特許請求の範囲第１項記載の予測出力型Ｄ／
Ａ変換器。 - 【請求項３】 上記補正パルスを出力するタイミングを
予測ＰＷＭ変換を開始した後一定時間後とし、なおかつ
予測ＰＷＭ変換の最長期間よりも後とする事を特徴とす
る特許請求の範囲第２項記載の予測出力型Ｄ／Ａ変換
器。 - 【請求項４】 上記補正パルスを出力するタイミングを
予測ＰＷＭ変換を開始した後一定時間後とし、なおかつ
予測ＰＷＭ変換の最長期間よりも前として、予測ＰＷＭ
変換パルスと補正パルスが重なった時は予測ＰＷＭ変換
を途中でやめ、補正パルスの幅をさらに補正する事によ
って、全体としてのパルス値を本来ＰＷＭ変換すべき値
と一致させる事を特徴とする特許請求の範囲第２項記載
の予測出力型Ｄ／Ａ変換器。 - 【請求項５】 上記補正パルスを出力するタイミング
を、上記演算回路の演算処理が終了した時点とする事を
特徴とする特許請求の範囲第１項記載の予測出力型Ｄ／
Ａ変換器。 - 【請求項６】 上記補正パルスを出力するタイミングを
上記演算回路の演算処理が終了した時点とし、なおかつ
予測ＰＷＭ変換の最長期間よりも後とする事を特徴とす
る特許請求の範囲第５項記載の予測出力型Ｄ／Ａ変換
器。 - 【請求項７】 上記補正パルスを出力するタイミングを
上記演算回路の演算処理が終了した時点とし、なおかつ
予測ＰＷＭ変換の最長期間よりも前として、予測ＰＷＭ
変換パルスと補正パルスが重なった時は予測ＰＷＭ変換
を途中でやめ、補正パルスの幅をさらに補正する事によ
って、全体としてのパルス値を本来ＰＷＭ変換すべき値
と一致させる事を特徴とする特許請求の範囲第５項記載
の予測出力型Ｄ／Ａ変換器。 - 【請求項８】 上記予測値を１サンプル前の演算回路の
出力値の前値ホールドによって求める事を特徴とする特
許請求の範囲第１項記載の予測出力型Ｄ／Ａ変換器。 - 【請求項９】 上記予測値を１サンプル前と２サンプル
前の演算回路の出力値の一次ホールドによって求める事
を特徴とする特許請求の範囲第１項記載の予測出力型Ｄ
／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267385A JPH05110441A (ja) | 1991-10-16 | 1991-10-16 | 予測出力型ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267385A JPH05110441A (ja) | 1991-10-16 | 1991-10-16 | 予測出力型ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110441A true JPH05110441A (ja) | 1993-04-30 |
Family
ID=17444115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3267385A Pending JPH05110441A (ja) | 1991-10-16 | 1991-10-16 | 予測出力型ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110441A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721546A (en) * | 1995-03-24 | 1998-02-24 | Mitsubishi Denki Kabushiki Kaisha | Encoder unit for providing to a servo motor control unit position data which is adjusted to account for processing delays |
| JP2010161432A (ja) * | 2009-01-06 | 2010-07-22 | Nabtesco Corp | デジタルｐｗｍ制御装置 |
| JP2014161099A (ja) * | 2014-04-25 | 2014-09-04 | Nabtesco Corp | デジタルｐｗｍ制御装置 |
-
1991
- 1991-10-16 JP JP3267385A patent/JPH05110441A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721546A (en) * | 1995-03-24 | 1998-02-24 | Mitsubishi Denki Kabushiki Kaisha | Encoder unit for providing to a servo motor control unit position data which is adjusted to account for processing delays |
| JP2010161432A (ja) * | 2009-01-06 | 2010-07-22 | Nabtesco Corp | デジタルｐｗｍ制御装置 |
| JP2014161099A (ja) * | 2014-04-25 | 2014-09-04 | Nabtesco Corp | デジタルｐｗｍ制御装置 |
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