JPH05113908A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 中央処理部を占有することなくかつ特別なソ
フトウエアを必要とせずに、入出力装置のデータ信号を
履歴情報として記憶することが可能なデータ処理装置を
得る。 【構成】 データ処理を行うマイクロプロセッサ１１
と、入出力装置の入出力を制御する入出力制御部１３
と、複数の異なるバスに接続され各バスからのデータを
独立に書込・読出する２ポートＲＡＭ１４と、２ポート
ＲＡＭ１４の書込アドレスを設定するアドレス設定部１
５、１６とを具備した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置、特に入
出力装置に対する入出力データをメモリに履歴情報とし
て記憶するデータ処理装置に関する。

【０００２】

【従来の技術】入出力装置を接続し、その入出力装置と
のデータの入出力を処理するデータ処理装置において
は、従来から障害発生時のトラブルシュートのための補
助情報として入出力装置からの入出力データを活用して
いた。そして、そのような入出力データ信号のＯＮ／Ｏ
ＦＦタイミングを知るための一つの手段として、入出力
データ信号の履歴情報をメモリなどに記憶する手段を有
するデータ処理装置があった。例えば、特開昭６０−１
１９５６号公報に示されるレジスタ制御方式を用いたデ
ータ処理装置がその例である。

【０００３】図６は、そのような障害発生時のトラブル
シュート用に入出力データ信号の履歴情報を記憶する手
段を有する従来のデータ処理装置のブロック図である。

【０００４】図において、従来のデータ処理装置は、マ
イクロプロセッサ２１と、外部レジスタ２２と、ＲＡＭ
２４と、ＲＯＭ２５とから構成されている。

【０００５】次に、上記の通り構成される従来のデータ
処理装置の履歴情報の記録動作について説明する。ま
ず、マイクロプロセッサ２１はＲＯＭ２５に格納されて
いるプログラムにより動作し、端子Ａに接続される図示
されない入出力装置とのデータ転送を行っている。そし
て、マイクロプロセッサ２１は入出力装置とのデータを
入出力する場合、外部レジスタ２２を経由して行なう。
すなわち、マイクロプロセッサ２１は入出力装置とのデ
ータを入出力する場合、外部レジスタ２２に新しいデー
タを一旦格納し、それと同時にＲＡＭ２４にも外部レジ
スタ１２に書き込むデータと同一のデータを書き込む。

【０００６】そして、外部レジスタ２２のデータ内容を
変更する場合、マイクロプロセッサ２１は前記ＲＡＭ２
４の内容を参照して変更すべきビットを決定し、変更し
たデータを外部レジスタ２２とＲＡＭ２４に同時に送出
して、外部レジスタ２２とＲＡＭ２４の変更すべきビッ
トを同時に書き換える。

【０００７】このように従来のデータ処理装置は、外部
レジスタ２２と同一のデータを記憶するためのＲＡＭ２
４を設け、外部レジスタ２２とＲＡＭ２４に同一のデー
タを書き込むことにより、ＲＡＭ２４に入出力データの
履歴情報を保存できるようにしたものである。

【０００８】

【発明が解決しようとする課題】しかし、上述した入出
力装置に対する入出力データ信号を履歴情報として記憶
する従来のデータ処理装置においては、履歴情報を記憶
するＲＡＭに対して入出力装置からの入出力データを書
き込むための動作と、ＲＡＭのデータ書込アドレスをイ
ンクリメントするための動作を交互に繰り返し行なう必
要がある。そして、このような処理は通常ソフトウエア
により行われていた。従って、履歴情報を記憶する必要
がある場合は、入出力データ信号を記憶するための特別
のソフトウエアを本来の業務アプリケーションとは別に
用意する必要があるばかりでなく、そのようなソフトウ
エアが動作することによる中央処理部の負荷の増加を負
担しなければならなかった。

【０００９】また、このような履歴情報の記憶動作を一
定周期で行なうとすると、履歴情報収集のためのプログ
ラムと業務アプリケーションプログラムとのタスク切り
替えを一定周期で行うことになるので、全体としてデー
タ処理装置の処理速度の低下を招かざるを得なかった。
そのため、リアルタイム性を要求されるシステムではこ
のような入出力データ信号の履歴情報を記憶することは
できないと言う問題点があった。

【００１０】本発明は上記のような問題点を解消するた
めになされたもので，中央処理部を占有することなくか
つ特別なソフトウエアを必要とせずに、入出力制御部か
らの入出力データ信号を履歴情報として記憶することが
可能なデータ処理装置を得ることを目的としている。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係わるデータ処理装置は，データ処理を行
う中央処理部と、データ処理装置に接続される入出力装
置の入出力を制御する入出力制御部と、複数の異なるバ
スに接続され各バスからのデータを独立に書込・読出す
る２ポートＲＡＭと、２ポートＲＡＭの書込・読出アド
レスを設定するアドレス設定部とを具備し、前記２ポー
トＲＡＭは入出力制御部の外部入出力ポートに接続され
る第１の入出力ポートと、中央処理部の入出力ポートに
接続される第２の入出力ポートを有し、前記アドレス設
定部は２ポートＲＡＭの第１の入出力ポートからの入出
力データを書込・読出するアドレスを設定するように構
成されたことを特徴とする。

【００１２】

【作用】従って、本発明のデータ処理装置によれば、複
数の異なるバスからのデータを独立に書込・読出する２
ポートＲＡＭが、入出力制御部の外部データ信号を入出
力する第１の入出力ポートと、中央処理部からのアクセ
スに対応する第２の入出力ポートを独立に制御すること
より、中央処理部を占有することなく入出力データ信号
を書込・読出することができる。

【００１３】

【実施例】以下、本発明の好適な実施例を図に基づいて
説明する。図１は本実施例に係わるデータ処理装置のブ
ロック図である。

【００１４】図１において、本実施例のデータ処理装置
は、図示しない入出力装置に対する入出力データを処理
し、装置全体の制御を行うマイクロプロセッサ１１と、
デバイス選択を行うデコーダ１２と、入出力装置との入
出力を制御する入出力制御部１３と、入出力装置に対す
る入出力データ信号の履歴情報を記憶する２ポートＲＡ
Ｍ１４と、２ポートＲＡＭ１４への書込周期を決定する
インターバルタイマ１５と、２ポートＲＡＭ１４への書
込アドレスを生成する２進カウンタ１６と、ＮＯＴ回路
１７と、遅延回路１８と、マイクロプロセッサ１１から
２ポートＲＡＭ１４に記憶された履歴情報を読み出す場
合において２ポートＲＡＭ１４の書込アドレスをラッチ
するラッチ１９とから構成されている。

【００１５】そして、２ポートＲＡＭ１４はＬ側、及び
Ｒ側の２つのアクセスポートを持ち、それぞれ独立に入
出力データの書込・読出が可能である。通常のＲＡＭを
用いた場合は、ゲートを設けて中央処理部からのデータ
バスと、入出力制御部の外部入出力データ信号の切り替
えと、中央処理部からのアドレスバスと２進カウンタ１
６からの出力信号の切り替えとを行わなければならない
が、２ポートＲＡＭ１４を用いることによりこのゲート
処理、及び切り替え動作を不要としている。

【００１６】次に、上記の通り構成される本実施例のデ
ータ処理装置の動作について説明する。まず、本実施例
のデータ処理装置において入出力装置の入出力データ信
号を履歴情報として２ポートＲＡＭ１４に書込・読出す
る周期の設定について説明する。

【００１７】インターバルタイマ１５に入力されたマイ
クロプロセッサ１１のクロックを、インターバルタイマ
１５のチャンネルｃｈ０（入力：ＣＬＫ０，出力：ＯＵ
Ｔ０）において、方形波レートジェネレータモードによ
りデューティ比１／２でｎ周分する。ここで、デューテ
ィ比１／２でｎ周分された結果の出力信号ＯＵＴ０は、
その周期が２ポートＲＡＭ１４の書込みパルス幅以上と
なるように、ｎが設定されるものとする。さらに、この
チャンネルｃｈ０の出力信号を入力するチャンネルｃｈ
１（入力：ＣＬＫ１，出力：ＯＵＴ１）において、レー
トジェネレータモードによりデューティ比１／２でｍ周
分する。この場合、デューティ比１／２でｍ周分された
結果の出力信号ＯＵＴ１の１周期が、２ポートＲＡＭ１
４の書込み周期となるようにｍが設定される。図２に示
すタイミングチャートは、上記ｎ，ｍをｎ＝２、ｍ＝３
に設定した場合のインターバルタイマ１５の信号波形図
を示したものである。

【００１８】以上のような設定を行えば、インターバル
タイマ１５のＯＵＴ１の出力信号を２ポートＲＡＭ１４
の端子ｎｏｔＷＥｒへ入力することにより、インターバ
ルタイマ１５のＯＵＴ１信号を２ポートＲＡＭ１４の書
込みパルスとして用いることができる。しかも、インタ
ーバルタイマ１５のＯＵＴ１信号は、遅延回路１８を経
由した後の立ち上がりで２進カウンタ１６のクロック入
力となるように設定されているので、図２に示すように
遅延したＯＵＴ１信号の立ち上がりで２ポートＲＡＭ１
４のＲ側のアドレスがインクリメントされる。すなわ
ち、入出力制御部１３のＯＵＴから入力される外部入出
力データ信号を２ポートＲＡＭ１４の書込アドレスを１
づつ（図２においてはｋ−１，ｋ，ｋ＋１．．）インク
リメントしながら書き込むことができる。

【００１９】上記動作を具体的な数値を示して、図３に
示すタイミングチャートを参照して説明する。まず、マ
イクロプロセッサ１１のクロックを１２ＭＨｚ，２ポー
トＲＡＭ１４の書込みパルス幅を最小１２０ｎｓｅｃと
仮定すれば、インターバルタイマ１５のチャンネルｃｈ
０でｎ＝２と設定して書込みパルス幅１６６．７ｎｓｅ
ｃを得ることができる。この書込みパルスの信号波形を
図３のＯＵＴ０で示す。

【００２０】次に、インターバルタイマ１５のチャンネ
ルｃｈ１でｍ＝２と設定すれば書込み周期として３３
３．４ｎｓｅｃが得られる。また、ｍ＝ｆｆｆｆと設定
した場合は書込み周期として１０．９ｍｓｅｃを得るこ
とができる。この書込み周期の信号波形を図３のＯＵＴ
１で示す。すなわち、以上の説明から明らかなように、
インターバルタイマ１５の周分値の設定により、ほぼ３
３０ｎｓｅｃ〜１１ｍｓｅｃという幅広い範囲で書込み
周期を得ることができる。従って、本実施例のデータ処
理装置は、接続される入出力装置として高速転送を行な
う高速通信バスから低速シーケンサの入出力データ信号
まで対応することができる。

【００２１】次に、２ポートＲＡＭ１４への履歴情報の
書き込み動作に付いて説明する。図１において、入出力
制御部１３の出力信号ＯＵＴはＮＯＴ回路１７を介して
２ポートＲＡＭ１４の端子ｎｏｔＣＳｒに接続されてい
る。ＣＳｒ信号は２ポートＲＡＭ１４のＲ側チャンネル
の選択信号であるので、当該信号線ＯＵＴに“１”を出
力すれば（ＣＳｒを“１”にすれば）２ポートＲＡＭ１
４が選択され、２ポートＲＡＭ１４のＤＡＴＡｒ線から
入力される入出力制御部１３の入出力データ信号の履歴
情報の書き込みが開始される。

【００２２】このように２ポートＲＡＭ１４に書き込ま
れた入出力データ信号の履歴情報の読み出しはマイクロ
プロセッサ１１により行われる。すなわち、２ポートＲ
ＡＭ１４に書き込まれた履歴情報を読み出す必要が生じ
た場合、例えば、マイクロプロセッサ１１に何等かの異
常が検出されると、マイクロプロセッサ１１は２ポート
ＲＡＭ１４のＣＳｒを“０”にして履歴情報の書き込み
を停止させる。その後、マイクロプロセッサ１１は２ポ
ートＲＡＭ１４のＬ側チャンネルより通常のメモリをア
クセスする場合と同様に入出力データ信号の履歴情報を
読み出すことができる。

【００２３】この場合、２ポートＲＡＭ１４に記憶され
た入出力データ信号の履歴情報の内最後に記憶された入
出力データ信号が２ポートＲＡＭ１４のどのアドレスに
あるかは、２ポートＲＡＭ１４の書込・読出アドレス設
定部である２進カウンタ１６が指定するアドレス値によ
り知ることができる。すなわち、２進カウンタ１６のア
ドレス値は、履歴情報の書き込み動作中入出力制御部１
３のＯＵＴ信号により２ポートＲＡＭ１４のＣＳｒ信号
が“０”にされたタイミングで、ラッチ１９に保存され
ているので、その値をマイクロプロセッサ１１が読み出
すことにより認識することができる。

【００２４】図４において、２ポートＲＡＭ１４のアド
レスがｋ＋１の時に書き込みが停止されているが、その
アドレスはラッチ１９に保存される。従って、マイクロ
プロセッサ１１がラッチ１９から読み取ったアドレス
（ｋ＋１）の１つ手前のアドレス、ここではｋ，が最後
に書き込まれた履歴情報のアドレスである。

【００２５】また、２ポートＲＡＭ１４の書込み周期は
インターバルタイマ１５の周分値により一定であるか
ら、本実施例のデータ処理装置にリアルタイムクロック
等を搭載して２ポートＲＡＭ１４の書き込みを停止した
時刻を得るようにすれば、実時間と入出力データ信号の
対応が簡単に付くようになる。この実時間と入出力デー
タ信号の対応付け動作の概念図を図５に示す。

【００２６】このようにしてマイクロプロセッサ１１に
より読み出された入出力データ信号の履歴情報をタイミ
ングチャートで示すことにより異常のトラブルシュート
に役立たせることができる。

【００２７】なお、上記実施例では２ポートＲＡＭ１４
の書込みパルスの生成において、インターバルタイマ１
５を用いることにより書込み周期を可変とし、これによ
り本実施例のデータ処理装置に接続する入出力装置に適
した周期で入出力データ信号の履歴情報を記憶するよう
にした。また、本実施例のデータ処理装置において入出
力データ信号の履歴情報を記憶する必要のない場合は、
２ポートＲＡＭ１４のＲ側チャンネルからの書き込み動
作を停止させることにより、２ポートＲＡＭ１４を通常
のＲＡＭとして使用することもできる。

【００２８】

【発明の効果】以上説明したように、本発明のデータ処
理装置によれば、複数の異なるバスからのデータを独立
に書込・読出する２ポートＲＡＭにより、入出力制御部
の外部データ信号と中央処理部からのアクセス信号を独
立に制御するように構成したので、中央処理部を占有す
ることなく、また特別なソフトウエアを必要とせずに、
入出力装置の入出力データ信号を履歴情報として記憶
し、異常時のトラブルシュートに役立たせることができ
るという効果がある。

【図面の簡単な説明】

【図１】本実施例のデータ処理装置のブロック図であ
る。

【図２】本実施例のデータ処理装置の各部の信号波形を
示す図である。

【図３】本実施例のデータ処理装置の各部の信号波形を
具体的数値により示す図である。

【図４】図１に示す２ポートＲＡＭ１４の最後に書き込
まれた履歴情報のアドレスを求める動作を説明するため
の信号波形図である。

【図５】本実施例のデータ処理装置にリアルタイムクロ
ック等を搭載して、実時間と入出力データ信号を対応付
る動作を説明するための概念図である。

【図６】入出力データ信号の履歴情報を記憶する手段を
有する従来のデータ処理装置のブロック図である。

【符号の説明】

１１、２１ マイクロプロセッサ １２ デコーダ １３ 入出力制御部 １４ ２ポートＲＡＭ １５ インターバルタイマ １６ ２進カウンタ １７ ＮＯＴ回路 １８ 遅延回路 １９ ラッチ ２２ 外部レジスタ ２４ ＲＡＭ ２５ ＲＯＭ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ処理を行う中央処理部と、入出力
   装置に対する入出力を制御する入出力制御部と、複数の
   異なるバスからのデータを独立に書込・読出する２ポー
   トＲＡＭと、２ポートＲＡＭの書込・読出アドレスを設
   定するアドレス設定部とを具備し、入出力制御部の入出
   力データ信号を履歴情報として２ポートＲＡＭに記憶す
   るデータ処理装置であって、 前記２ポートＲＡＭは入出力制御部の外部入出力ポート
   に接続される第１の入出力ポートと、中央処理部の入出
   力ポートに接続される第２の入出力ポートを有し、前記
   アドレス設定部は２ポートＲＡＭの第１の入出力ポート
   からの入出力データを書込・読出するアドレスを設定す
   るように構成され、第２の入出力ポートから入出力デー
   タを書き込み、読み出しするためのアドレスの設定を中
   央処理装置が行うことを特徴とするデータ処理装置。